Федеральное государственное бюджетное учреждение науки Институт проблем

реклама
Федеральное государственное бюджетное учреждение науки Институт проблем
проектирования в микроэлектронике Российской академии наук
Методы проектирования заказных
сложно-функциональных блоков в
базисе элементов с регулярной
топологической структурой в слоях
поликремния и диффузии
Гаврилов Сергей Витальевич
Иванова Галина Александровна
Манукян Арам Альбертович
ИП
ПМ
ИППМ РАН
Актуальность

Количество
правил
проектирования
для
технологий
с
размерами транзистора 32 нм и ниже составляет несколько
тысяч ограничений.

Соблюдение полного набора правил и норм проектирования
в автоматическом режиме становится невозможным при
использовании существующих подходов к решению задач
логического и топологического синтеза.
ИППМ РАН
2
Существующие подходы
В работах компании Intel для соблюдения требований
регулярности
в
маршруте
предлагается
подход
к
заказного
проектирования
проектированию
регулярных
топологических структур с использованием конструкции
специального
типа
–
так
называемого
транзисторного
шаблона
[Талалай М.С., Трушин К.В., Венгер О.В. Логический синтез комбинационных
схем на основе транзисторных шаблонов с регулярной топологией. 2011.]
ИППМ РАН
3
Предлагаемый подход
Данная работа представляет собой дальнейшее развитие идеи
использования регулярности топологических структур в маршруте
заказного проектирования по следующим основным направлениям:
1.
Предлагаются методы формирования регулярных шаблонов для
новой технологии, получившей название FinFET (технология с
трехмерным затвором транзистора в форме плавника (fin)).
2.
Предлагается согласованное решение проблем синтеза схемы и
топологии
на
основе
модели
компонент
в
форме
графа
вложенности последовательно-параллельных структур (SP-граф) с
независимым анализом цепей земли (pull-down) и питания (pull-up).
ИППМ РАН
4
FinFET транзисторы
FinFET транзисторы – это новое направление в проектировании
микросхем, в котором за счет использования трехмерного затвора
транзистора в форме плавника повышается эффективная ширина
затвора при сходной площади логической ячейки.
Структура транзистора
SG-FinFET
Структура транзистора
IG-FinFET
ИППМ РАН
5
Основные конструкции FinFET структур
Известны три основные конструкции FinFET структур:
1.
SG (Shorted-Gate) или TG (Tri-gate) FinFET, затворы транзистора соединены
друг с другом.
2.
IG (Independent-Gate) или DG (Double-Gate) FinFET, затворы транзистора
независимы (на каждый затвор подается свой сигнал).
3.
LP (Low Power) FinFET, второй затвор (back-gate) транзистора подключен к
обратно смещенному напряжению для уменьшения статической мощности.
Ячейка двухвходового ИЛИ-НЕ (слева направо): bulk CMOS
структура, SG-FinFET структура, IG-FinFET структура
ИППМ РАН
6
Регулярная SG-FinFET структура
Ячейка двухвходового ИЛИ-НЕ: SG-FinFET структура
стандартной ячейки (слева), регулярная SG-FinFET структура
(справа)
ИППМ РАН
7
Регулярные структуры в слоях поликремния и
диффузии
Регулярная структура рядом стоящих ячеек по слоям
диффузии и поликремния
ИППМ РАН
8
Логико-топологические модели вентилей для описания
логических функций проводимостей pull-up и pull-down цепей
а)
б)
Модель вентиля с учетом порядка расположения транзисторов в
топологии (совпадает с порядком в функции (а) или не совпадает (б))
ИППМ РАН
9
Логико-топологические модели вентилей для описания
логических функций проводимостей pull-up и pull-down цепей
а)
б)
в)
г)
Набор функций для реализации логических вентилей на регулярном
шаблоне
ИППМ РАН
10
Логико-топологические модели вентилей для описания
логических функций проводимостей pull-up и pull-down цепей
а)
б)
Модель транзистора с учетом расположения стока и истока (сток
справа от затвора (а) или сток слева от затвора (б))
ИППМ РАН
11
Логико-топологические модели вентилей для описания
логических функций проводимостей pull-up и pull-down цепей
С помощью операций &N, &M,
функции И-ИЛИ-НЕ21.
+N,
+M и ~
можно описать топологию
1) Описание функции для pull-up и pull-down частей в виде SP-BDD
PU:
PD:
2) Выбор порядка расположения транзисторов в топологии
PU:
PD:
3) Выбор расположения стока и истока для каждого транзистора
PU:
PD:
ИППМ РАН
12
Получение топологии из графа
Топология трехвходового И-ИЛИ-НЕ21
ИППМ РАН
13
Преобразование последовательно-параллельной структуры
в эквивалентную π-модель C0-R-C1
При параллельном соединении полная проводимость между узлами ni и nj
определяется как:
yij  y1  y2
В
случае
последовательного
соединения
суммарный
определяется по формуле суммы обратных адмиттансов:
yij 
адмиттанс
yik  ykj
yik  ykj
π-модель
C0-R-C1, которая эквивалентна исходной схеме с точки зрения
элморовской задержки. Задержка при этом определяется следующим
выражением:
DC g
где C – выходная эквивалентная заземленная
эквивалентная внутренняя проводимость.
емкость;
g=1/R
ИППМ РАН
14
–
Преобразование последовательно-параллельной RCструктуры в эквивалентную π-модель C0-R-C1
Максимальная задержка определяется как:
max D   max C  min  g 
где C – выходная эквивалентная заземленная емкость; g=1/R –
эквивалентная внутренняя проводимость.
Аналогичным способом
минимальная задержка:
при
необходимости
рассчитывается
min D   min C  max  g 
Проводимость пропорциональна ширине FinFET-транзистора:
g ~W
W  N FIN Wmin
NFIN
–
количество
параллельно.
FinFET
транзисторов
подключенных
Wmin  2  hFIN
ИППМ РАН
15
Выводы и результаты

Исследованы варианты топологического представления логических
элементов на FinFET транзисторах.

Разработан регулярный шаблон для отображения SP-структуры на
FinFET транзисторах.

Предложено согласованное решение проблем синтеза схемы и
топологии на основе модели компонент в форме графа
вложенности последовательно-параллельных структур (SP-граф) с
независимым анализом цепей земли (pull-down) и питания (pull-up).
ИППМ РАН
16
Скачать