Устройство суммирования двоичных чисел 1 Описание принципа работы структурной электрической схемы устройства суммирования двоичных чисел Структурная электрическая схема устройства суммирования двоичных чисел представлена на рисунке 1. А RESET UR 4 4 4 Регист р 4 Чет ырехСчет чик s3 ... s0 S a 3 ... a 0 разряд- s3 ... s0 a 3 ... a 0 ный двоичный суммат ор Y2 4 Регист р B b 3 ... b 0 C 4 b 3 ... b 0 Y5 Триггер переноса C CLOCK UC Рисунок 1 - Устройство суммирования двоичных чисел Схема электрическая структурная Рассмотрим назначение узлов, входящих в структурную схему устройства. Четырехразрядный двоичный сумматор с параллельным переносом Y3 предназначен для суммирования четырехразрядных двоичных чисел A и B, представленных разрядами a3…a0 и b3…b0. На выходе сумматора формируется четырехразрядная сумма S, представленная разрядами s3…s0, а также перенос C в пятый разряд. Работа устройства синхронизируется тактовыми импульсами UС, причем ввод слагаемых осуществляется по отрицательному перепаду сигнала синхронизации, суммирование - при низком уровне сигнала синхронизации, а вывод результата - по положительному перепаду. Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 2. C TC Ввод Суммирование Вывод t 0 t t t t 4 Рисунок 2 - Временная диаграмма, поясняющая процесс функционирования устройства В момент времени t1 по отрицательному перепаду тактового импульса UС начинается ввод слагаемых. К моменту времени t2 ввод заканчивается и начинается суммирование. К моменту времени t3 суммирование заканчивается, и по положительному перепаду сигнала синхронизации UС результат суммирования записывается в регистр Y4 и триггер переноса Y5. При подаче низкого уровня напряжения на вход RESET (рисунок 1) устройство сбрасывается в исходное нулевое состояние. Рассмотрим пример суммирования двоичных чисел, заданных в шестнадцатеричной системе счисления). Например, А = F(16) и B = 2(16). Переведем заданные числа в двоичную систему счисления и выполним суммирование: A = B = A+B = a3 1 a2 1 a1 1 a0 1 0 b3 0 s3 0 b2 0 s2 1 b1 0 s1 0 b0 1 s0 + 1 C Таким образом, полный результат суммирования А + В = 11(16), так как имеется перенос C в пятый разряд. 2. Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор, который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код «с избытком 3» и в ряде других операций. Суммирование многоразрядных двоичных чисел производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел ai, bi и переноса из соседнего младшего разряда ci, образуя на выходах значение суммы Si и переноса в старший разряд Ci+1. Условное графическое обозначение одноразрядного двоичного сумматора приведено на рисунке 3. SM ai bi ci A B CI S CO Si Ci+1 Рисунок 3 - Условное графическое обозначение одноразрядного сумматора В таблице 1 приведена таблица истинности одноразрядного сумматора. Таблица 1 - Таблица истинности одноразрядного сумматора ai 0 bi 0 ci 0 Si 0 Ci+1 0 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 1 0 1 1 1 Логические функции для выходов Si и Ci+1 одноразрядного сумматора, записанные в СДНФ по данным таблицы 4, после минимизации имеют вид: (1) (2) Как следует из выражения (1), функцию Si удобно реализовать с помощью двух логических элементов «Исключающее ИЛИ», которые часто называют полусумматорами. Функциональная схема одноразрядного сумматора на основе двух полусумматоров показана на рисунке 4. HS ai HS bi A S ci B CO Pi A S B CO Si 1 Ci+1 Gi Рисунок 4 - Функциональная схема одноразрядного сумматора на основе двух полусумматоров Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор. На рисунке 5 приведена функциональная схема четырехразрядного параллельного сумматора с последовательным переносом. устройство суммирование двоичный число В ее младшем разряде также используется полный одноразрядный сумматор. При этом наличие входа переноса C0 позволяет рассматривать схему как четырехразрядную секцию сумматора с большой разрядностью. Такая секция может быть реализована в виде микросхемы. Существенным недостатком сумматоров с последовательным переносом является большая задержка ( t Cn ) выходного сигнала Cn в цепи переноса, связанная с его последовательным прохождением через все одноразрядные сумматоры, каждый из которых имеет задержку переноса tc. В результате tCn = ntc, а задержка образования n-го разряда суммы tSn = tS + (n - 1) tC, где tS задержка суммы одноразрядного сумматора. При числе разрядов n > 4…8 времена tSn, tCn оказываются весьма значительными, поэтому для повышения быстродействия в сумматорах обычно применяют ускоренные способы формирования переноса. Наиболее часто используется одновременное (параллельное) формирование переноса для нескольких разрядов. При этом вводятся вспомогательные функции генерации переноса переноса Pi a i bi Ci+1 G i Pi ci . G i a i bi и распространения .Тогда выражение (2) можно представить в следующем виде: (3) Из выражения (3) следует, что сигнал переноса на выходе i-го разряда генерируется самим разрядом (Gi = 1) при ai = bi = 1 независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов. Однако если только один из сигналов ai, bi равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (Pi = 1, ci = 1). В этом случае Pi a i bi a i b i a i bi 1. Именно этот случай будет реализован, если значения функций Gi, Pi снимать с выходов первого полусумматора схемы, показанной на рисунке 4. C0 a0 b0 a1 b1 a2 b2 a3 b3 CI A B S0 S CO SM CI S A B CO SM CI S A CO B SM CI S A CO B C1 S1 C2 S2 C3 S3 C4 Рисунок 5 - Функциональная схема четырехразрядного параллельного сумматора с последовательным переносом Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (3): C1 G 0 P 0 C 0 ; C2 G 1 P 1C 1 G1 P 1G 0 P 1P 0 C 0 . В обобщенном виде получаем: Ci+1 G i P i G i1 P i P i1G i2 ... P i P i1...P 2P1P 0C0 . (4) Для образования переносов C1, C2,…, Ci+1 необходимо предварительно получить функции Pi, Gi для каждого разряда. Как видно из выражения (4), сложность функций и, соответственно, схем формирования переноса Ci+1 быстро возрастает при увеличении числа разрядов i. Поэтому данный способ используется при i4. Устройство, реализующее функции (4), называют схемой ускоренного переноса (СУП). На функциональных схемах его обозначают символом GRP. Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом показана на рисунке 6. На рисунке 6 изменено условное графическое обозначение одноразрядных сумматоров, так как от них выход переноса Ci+1 не требуется, достаточно одного выхода суммы S. Для реализации ускоренного переноса в одноразрядные сумматоры необходимо ввести дополнительные логические элементы для формирования сигналов Gi, Pi в соответствии с выражением (3). SM C0 a0 b0 CI A B a1 b1 CI A B a2 b2 CI A B a3 b3 CI A B GRP S0 S P0 P G0 G CI P0 G0 S S P1 1 P G1 G P1 G1 C1 1 C2 2 C3 3 SM 1 SM 2 S2 S P2 P G2 G P2 G2 S S P3 3 P G3 G P3 G3 SM 3 C4 Рисунок 6 - Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом ЛИТЕРАТУРА 1. Микросхемы интегральные. Термины и определения : ГОСТ 17021-88 ЕСКД. Введ. 1990-01-01. - М. : Изд-во стандартов, 1989. . Обозначения буквенно-позиционные в электрических схемах : ГОСТ 2.710-81 ЕСКД. - Введ. 1983-01-01. - М. : Изд-во стандартов, 1982. . Обозначения условные графические в электрических схемах. Элементы цифровой техники : ГОСТ 2.743-91 ЕСКД. - Введ. 1993-01-01. - М. : Изд-во стандартов, 1992. . ИМС стандартной логики : информационно-справочный материал. - Мн. : Полифакт, 2009. - 85 с. . Калабеков, Б. А. Цифровые устройства и микропроцессорные системы : учеб. для техникумов связи / Б. А. Калабеков. - М. : Горячая линия - Телеком, 2008. 336 с. . Лысиков, Б. Г. Цифровая и вычислительная техника : учеб. / Б. Г. Лысиков. Минск : Экоперспектива, 2008. - 264 с. . Угрюмов, Е. П. Цифровая схемотехника : учеб. пособие для вузов. - 2-е изд., перераб. и доп. / Е.П. Угрюмов. - Спб. : БХВ-Петербург, 2005. - 800 с.
