Магистерская диссертация Устройство сложения чисел с плавающей точкой в микропроцессоре МЦСТ-4R Выполнил Кощеев Михаил Научный руководитель: Хлобыстов Владимир Тимофеевич Цель дипломной работы реализация на языке Verilog и функциональное тестирование устройства сложения чисел с плавающей точкой синтез устройства сложения Требования к устройству сложения разрядная система команд SPARC-V9 Технология 90нм Тактовая частота 1ГГц Конвейеризация устройства 64-х Принципиальная схема сложения с двумя путями Обмен операндов Сдвиг вправо на 1 разряд Оценка старших нулей Инвертор, сложение, округление, инвертор Сдвиг влево Сдвиг вправо Условный инвертор битов Сложение, округление нормализация Выходной мультиплексор -модули с большой задержкой Структурная схема устройства сложения (с разделением на стадии конвейера) Ey Ex Sx Mx Sy d=0 Разность экспонент d знак(d) Сравнение знак(d) Путь с маленькой разностью порядков My Перестановка операндов Путь с большой разностью порядков Сдвиг вправо на 1 разряд Мультиплексор Сдвиг вправо cmp EOP Оценка старших нулей Sy Sx знак(d) Знак Sz Обновление экспоненты Ez Модуль инвертирования сложения, округления и инвертирование битов Условный инвертор битов Модуль сложения, округления и нормализации Сдвиг влево Мультиплексор Mz Оценка старших нулей Вариант 1 Первый операнд А Оценка старших нулей Вариант 2 Второй операнд В Первый операнд А Сумматор Сумматор Сдвиг влево Второй операнд В Подсчет старших нулей Мультиплексор 3.5ns Сдвиг влево Мультиплексор Ei= ((Ai'*Bi')+~ (Ai'*Bi')) (Ai-1'+Bi-1'), где A' = A, B'= ~B, при А≥B; A'=~A, B'=B, при А<B Реализованные команды Сложение, вычитание FADD(s,d),FSUB(s,d) – 4 такта Преобразование F(s,d)To(d,s), F(s,d)TOi, F(s,d)TOx, FxTO(s,d), FiTO(s,d) - 4 такта Сравнение FCMP(s,d), FCMPE(s,d),- 2 такта Остальные команды FMOV(s,d), FMOVcc(s,d), FMOVr(s,d), FABS(s,d), FNEG(s,d) - 4 такта Все команды конвейеризованы Соответствует стандарту IEEE 754 В случае особых ситуаций(exception) выдаются соответствующие сигналы(OF,UF,NX,NV) Реализована работа в нестандартном режиме(NS) Результаты Разработано на языке Verilog и прошло функциональную проверку устройство сложения чисел с плавающей точкой Выполнен синтез устройства: оцененная частота 750МГц полученная площадь – 89611.65мкн2