СХЕМОТЕХНИКА ЭВМ Пенза 2014 Министерство образования и науки Российской Федерации

Министерство образования и науки Российской Федерации
Пензенский государственный технологический университет
Чулков В.А.
СХЕМОТЕХНИКА ЭВМ
Практикум
Пенза 2014
УДК 681.324
Чулков В.А. Схемотехника ЭВМ: Практикум. - Пенза: Изд-во Пенз.
гос. технол. ун-та, 2014. – 270 с.;
Практикум, подготовленный на кафедре «Вычислительные машины и
системы» Пензенского государственного технологического университета,
предназначено для студентов по направлению подготовки бакалавров и магистров «Информатика и вычислительная техника». Книга является практическим дополнением к теоретическому курсу дисциплины «Схемотехника
ЭВМ» и содержит задания к практическим занятиям, лабораторным работам
с использованием моделирующей программы Electronics Workbench, задания
и методические рекомендации по выполнению курсового проекта. Задания
рассчитаны на фронтальное выполнение учебной группой и с этой целью
дифференцированы по вариантам, различающимся исходными данными.
Книга снабжена примерами выполнения заданий.
Рецензенты:
кафедра вычислительной техники Пензенского государственного университета;
В.В.Рыжаков, доктор технических наук, профессор, засл. деятель
науки РФ
Издательство Пензенского государственного технологического университета
В.А. Чулков, 2014
2
Оглавление
ВВЕДЕНИЕ
6
1
ЗАДАЧИ И УПРАЖНЕНИЯ
9
1.1
Элементная база
9
1.1.1
Общие упражнения
9
1.1.2
Индивидуальные задания
13
1.1.2.1
Анализ схемы логического элемента
13
1.1.2.2
Параметры вентилей
19
1.1.2.3
Генераторы импульсов
23
1.1.2.4
Шумы и помехи
38
1.1.2.5
Передача и усиление сигналов
46
1.2
Проектирование и анализ функциональных узлов
51
1.2.1
Общие упражнения
51
1.2.2
Индивидуальные задания
55
1.2.2.1
Синтез логической структуры и разработка схемы
55
1.2.2.2
Двоичная арифметика
65
1.2.2.3
Применение мультиплексора и дешифратора
70
1.2.2.4
Синтез триггерной схемы
76
1.2.2.5
Генератор последовательности двоичных слов
80
1.2.2.6
Последовательностные узлы на микросхемах средней
интеграции
86
1.2.2.7
Построение временных диаграмм последовательностного узла
94
1.3
Программируемые узлы и модули памяти
98
1.3.1
Общие упражнения
98
1.3.2
Индивидуальные задания
100
1.3.2.1
Прошивка ПЛМ для цифрового автомата
100
1.3.2.2
Построение модуля памяти
106
2
ЛАБОРАТОРНЫЙ ПРАКТИКУМ
111
2.1
Моделирующая программа Electronics Workbench
111
2.2
Характеристики полупроводниковых приборов
119
3
2.2.1
Вольтамперная характеристика диода
119
2.2.2
Выходные характеристики биполярного транзистора
122
2.2.3
Статические характеристики полевого транзистора
129
2.3
Исследование логических вентилей
134
2.3.1
Исследование вентиля ДТЛ
134
2.3.2
Исследование вентиля ТТЛ
143
2.3.3
Исследование вентиля ЭСЛ
146
2.3.4
Исследование вентиля КМОП
150
2.4
Синтез и анализ комбинационной схемы
155
2.5
Применение сумматоров
160
2.6
Синтез и исследование синхронного триггера
173
2.7
Последовательностные схемы на стандартных узлах
179
2.8
Исследование генератора двоичных слов
185
2.9
Применение программируемой логической матрицы
190
2.10
Применение интегральных запоминающих устройств
194
2.11
Согласование линии передачи данных
199
3
КУРСОВОЙ ПРОЕКТ
204
3.1
Техническое задание
205
3.2
Рекомендации по выполнению
208
3.2.1
Анализ задания, выявление вариантов и обоснование
структуры
208
3.2.2
Синтез функциональной схемы
209
3.2.3
Выбор элементной базы
215
3.2.4
Разработка времязадающих и согласующих узлов
217
3.2.5
Обоснование технических решений и описание принципиальной схемы
223
3.2.6
Поверочные расчеты
228
3.2.7
Экспериментальная часть
231
3.3
Рекомендации по оформлению
234
3.3.1
Пояснительная записка
234
3.3.2
Электрические схемы
241
3.3.3
Перечень элементов
247
4
3.4
Подготовка материалов и порядок защиты проекта
247
3.5
Справочные данные и примеры оформления
249
3.5.1
Форма титульного листа
249
3.5.2
Форма и образец заполнения задания
250
3.5.3
Перечень электрорадиоэлементов, рекомендуемых к
применению
251
3.5.4
Параметры цифровых интегральных схем
253
3.5.5
Справочные данные типовых ИС ТТЛШ (серия К555)
254
3.5.6
Справочные данные типовых ИС КМДП (серии К561,
К176)
260
3.5.7
Ориентировочные значения интенсивности отказов
элементов
264
3.5.8
УГО элементов общего назначения в принципиальных
схемах
265
3.5.9
Образец оформления перечня элементов
268
3.5.10
Образец выполнения электрической принципиальной
схемы
269
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
270
5
ВВЕДЕНИЕ
Подготовка специалиста в области цифровой электроники немыслима
без приобретения им практического опыта проектирования и анализа элементов и устройств вычислительной техники и систем управления на современном технологическом уровне. Хотя элементной базой современных цифровых устройств являются большие и сверхбольшие интегральные схемы (БИС
и СБИС), базовые схемные решения логических и специальных узлов остаются неизменными со времен их разработки еще для дискретных схем.
Огромным подспорьем в проектировании схем стало постоянно совершенствующееся программное обеспечение как универсального применения подобно многим версиям программы PSpice, так и ориентированного исключительно на конкретное технологическое исполнение подобно программным
продуктам фирм-изготовителей программируемых логических интегральных
схем (ПЛИС) Xilinx и Altera. Применяющиеся в том или ином вариантах методы разработки цифровых схем базируются на алгебре логики, электротехнике и электронике, составляющих исходную базу для изучения схемотехники ЭВМ.
Настоящее руководство является практическим дополнением к теоретическому курсу схемотехники ЭВМ и содержит упражнения и задания по
проектированию и исследованию цифровых схем, а также рекомендации к их
выполнению. Пособие разделено на три части, первая из которых является
руководством к практическим занятиям и контрольным работам, вторая
часть включает лабораторный практикум с использованием учебной моделирующее программы, а третья содержит задания и методические рекомендации по курсовому проектированию.
При разработке задач, упражнений и заданий на самостоятельные работы автор ставил целью охватить основные разделы дисциплины и по возможности индивидуализировать задания, главным образом, путем вариативности числовых исходных данных. Это обеспечивает фронтальное выполне-
6
ние заданий учебной группой, а также вырабатывает известную самостоятельность в поиске схемных решений. Некоторые достаточно объемные задания на практические упражнения и лабораторные работы снабжены примерами их выполнения и шаблонами, упрощающими оформление. Задачи,
помеченные (*), имеют повышенную сложность и предполагают проявление
творчества при их решении.
Каждый раздел первой части пособия содержит типовые задачи, касающиеся тематики раздела и являющиеся общими для всех студентов группы
(постоянная составляющая), а также дифференцированные по вариантам задачи (переменная составляющая). Постоянную составляющую заданий можно рассматривать как тренировочные упражнения, выполнение которых позволяет приступить к индивидуальному заданию.
Лабораторные работы второй части пособия выполняются с помощью
учебной моделирующей программы Electronics Workbench версии 4.1, обладающей интуитивным интерфейсом и, благодаря этому, не требующей длительного освоения. Лабораторные работы включают исследования стандартных элементов и узлов, а также синтез и проверку функционирования
устройств по индивидуальному варианту. Все предлагаемые работы могут
быть выполнены и с помощью старших версий той же программы, либо с
применением аналогичных продуктов типа MultiSim.
Заключительная часть учебного пособия посвящена курсовому проектированию, заданием на которое предусмотрена разработка и проверка работоспособности генератора последовательности двоичных слов. Проект выполняется по индивидуальным вариантам, различающимися как набором генерируемых слов, так и условиями их обработки в случае возникновения
сбоя. Предлагаемая для построения устройства элементная база в виде микросхем средней интеграции предоставляет определенную гибкость при обосновании выбора технических решений, давая обучаемому возможность проявить творческие способности. Отражены основные этапы проектирования и
7
даны рекомендации по их осуществлению: выбору элементной базы, логическому синтезу узлов устройства, поверочным расчетам и разработке принципиальной схемы. Приведены также справочные данные микросхем, достаточные для их обоснованного выбора, рекомендации по оформлению результатов работы и пример такого оформления.
Описанные в пособии самостоятельные работы использовались в течение ряда лет в учебном процессе при подготовке студентов по специальности
«Вычислительные машины, комплексы, системы и сети» на кафедре «Вычислительные машины и системы» Пензенского государственного технологического университета.
8
1 ЗАДАЧИ И УПРАЖНЕНИЯ
1.1 Элементная база
1.1.1 Общие упражнения
1 Входные токи высокого IIL и низкого IIH логического элемента составляют соответственно 1,6 мА и 40 мкА. Каков коэффициент разветвления
N элемента по выходу, если выходные токи низкого IOL и высокого IOH уровней этого элемента равны 16 мА и 1 мА соответственно?
Подсказка. N  minI OH I IH , I OL I IL 
2 При выходных напряжениях низкого и высокого уровней напряжения логического вентиля, равных 0,5 В и 2,5 В, входные пороговые напряжения низкого и высокого уровней составляют соответственно 1,2 В и 1,4 В.
Оцените помехоустойчивость элемента.
Подсказка. U NIH  U OH  U IHT ,
U NIL  U ILT  U OL .
3 Типовой логический вентиль при питании напряжением 5 В потребляет ток 5 мА. Какова работа переключения данного элемента, если время
задержки распространения при его переходе из состояния низкого выходного
напряжения в состояние высокого напряжения не превышает 20 нс, а при обратном переходе - 10 нс?
Подсказка. A  PCCav  t Pav , PCC  U CC  I CC .
4 На элементах И-НЕ синтезируйте схему устройства, реализующего
логическую функцию Y  ( A  B )( C  D ).
Подсказка: по выражению составьте таблицу истинности, после минимизации воспользуйтесь правилами де Моргана.
5 Составьте функциональную схему трехвходового устройства на элементах И-НЕ, реализующего логическую функцию «все или ничего».
Подсказка: функция должна быть истинной, когда все аргументы либо
истинны, либо ложны. Ход решения аналогичен заданию 4.
6 Свободные входы элементов ТТЛ для повышения помехоустойчивости подключают к цепи U CC  5B через резистор. Определите необходимое
9
сопротивление этого резистора для подключения двадцати свободных входов, если входной ток высокого уровня равен 40 мкА, а входное пороговое
напряжение высокого уровня U IHT составляет 2,4 В.
Подсказка. Суммарный ток подключенных входов вентилей должен
вызывать падение напряжения на резисторе, не превышающее разности
U CC  U IHT .
7 Элемент КМОП питается от источника напряжения 10 В, суммарная
емкость нагрузки составляет 20 пФ. Найдите ток, потребляемый элементом
от источника питания, если частота его входных сигналов равна 1 МГц.
2
C H f , PCC  U CC I CC .
Подсказка. PCC  U CC
8 * Предложите формулу для описания процесса спада выходного
напряжения при включении транзистора в схеме инвертора (рис.1.1).
Подсказка. Спад формируется в процессе разряда емкости нагрузки CH
током коллектора транзистора VT2, кото-
UCC
рый определяется его базовым током I R и
IR
усилительными свойствами. Для решения
VT1
RК
R
VТ2
Cн
необходимо составить эквивалентную схему, учитывающую и ту часть коллекторного тока, которая ответвляется в RK .
Рисунок 1. 1. – Базовая схема ТТЛ
9 * Предложите электрическую принципиальную схему КМОП элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.
Подсказка. Как и другие логические вентили подобного типа, схему,
реализующую заданную операцию z  x  y  x y  x y , целесообразно строить в
виде комбинации схем КМОП инверторов.
10 * В элементе ТТЛ с двухтактным выходом (рис.1.2) транзисторы
имеют коэффициент передачи тока базы Вст = 20, резисторы предоконечного
каскада имеют сопротивления 4 кОм. Найти выходной ток высокого уровня
IOL, если паспортное значение U IHT  2,4B . Падения напряжения на открытых
p-n переходах диода и транзистора принять равными 0,7 В.
10
Подсказка. Высокий уровень выходного
UCC
5В
R2
4к
R1
напряжения формируется, когда открыт тран-
VТ3
зистор эмиттерного повторителя VT3, его значение
определяется
суммарным
падением
VT1
VD1
VТ2
напряжения на резисторе R2 и p-n переходах
VТ4
открытых транзистора и диода, то есть, по сути,
R3
4к
- протекающим через R2 базовым током транзистора, так как падения напряжения на p-n переходах определены заданием.
R4
Рисунок 1.2 – Схема элемента
ТТЛ с двухтактным выходом
11 Изобразите АЧХ и ФЧХ предусилителя для неискажающего усиления сигналов датчика с частотным спектром от 1 до 5 МГц.
Подсказка. Указанные границы спектра определяют и границы полосы
пропускания усилителя по уровню -3 дБ (что соответствует уменьшению коэффициента усиления по сравнению с его значением в центре полосы в
2
раз). В этих границах график АЧХ должен быть плоским, а график ФЧХ –
линейным в IV-ом квадранте, что соответствует физической задержке выходного сигнала.
12 Найдите амплитуду напряжения помех, возникающей и в цепи питания логического элемента, если при его переключении в емкости нагрузки
возникает ток 50 мА длительностью 2 нс. Цепь питания элемента выполнена
печатным проводником длиной 20 см, погонная индуктивность проводника 5
нГ/см.
Подсказка. Так как ток протекает по проводнику, обладающему индуктивностью, следует оценить амплитуду импульса напряжения, воспользовавшись основным уравнением индуктивности U L  L dI L dt  L I L t .
13 Определите эффективное значение напряжения шума в узле, на который
действуют
шумы
нескольких
источников:
U Ш .ЭФФ1  15 мВ ,U Ш .ЭФФ 2  25 мВ ,U Ш .ЭФФ 3  5 мВ .
11
Подсказка. Поскольку арифметическое сложение случайных величин с
нулевым средним значением даст также нулевое значение, то для сложения
следует применить геометрическое суммирование.
14 Найдите волновое сопротивление длинной линии, нагруженной на
сопротивление 100 Ом, если амплитуда отраженной волны при передаче импульса амплитудой 5 В составляет -2 В.
Подсказка. Воспользуйтесь формулой для расчета коэффициента отражения в длинной линии.
15 Найдите среднеквадратическую плотность шума предусилителя, если измеренное приведенное к входу эффективное напряжение шума в полосе
частот от 1 до 5 МГц составило 100 мВ.
Подсказка. U ш .эфф  u ш f В - f Н , обратите внимание на размерность плотности шума.
16 Цифровой сигнал передается по кабелю с волновым сопротивлением
75 Ом и принимается усилителем-формирователем с входным сопротивлением 50 Ом. Предложите схему согласования линии для неискаженной передачи сигнала.
Подсказка. Поскольку собственный параметр проложенного кабеля
изменить невозможно, следует скорректировать сопротивление нагрузки таким образом, чтобы оно отвечало условию согласования.
17 Изобразите графики АЧХ, ФЧХ и передаточной характеристики
усилителя, имеющего коэффициент усиления 100, амплитуду входного
напряжения до 10 мВ, полосу усиливаемых частот по уровню –3дБ от 100
кГц до 1 МГц.
Подсказка. См. п.11.
18 На какое сопротивление нагружена линия связи с волновым сопротивлением 100 Ом, если в ней возникает отраженная волна отрицательной
полярности с амплитудой, в 3 раза меньшей амплитуды передаваемого импульса.
12
Подсказка. Воспользуйтесь формулой для расчета коэффициента отражения в длинной линии.
1.1.2 Индивидуальные задания
1.1.2.1 Анализ схемы логического элемента
Схема диодно-транзисторного
UCC
логического элемента, показанная на
R1
рис.1.3, выполняет операцию И-НЕ.
VD1
Схема состоит из диодного конъюнк-
X1
тора (VD1, VD2, R1) и транзисторно-
X2
R3
б
Y
VD3 VD4
VТ1
а
VD2
го ключа VT1, служащего инверто-
CH
R2
-UDD
Рисунок 1.3 – Диодно-транзисторный
логический элемент
ром.
Возможны два статических со-
стояния элемента соответственно с высоким U OH и низким U OL уровнями выходного напряжения.
Высокий уровень напряжения U OH (логическая «1») образуется на выходе элемента, когда хотя бы на одном из его входов присутствует низкий
уровень напряжения логического «0». В этом режиме ток I1 , протекающий от
источника питания U CC через резистор R1 разветвляется: одна часть течет на
вход через открытый диод VD1, другая часть поступает в цепь базового смещения транзистора.
Потенциал точки «а» определяется падением напряжения на входном
диоде и равен
U а  U OL  U д .пр ,
где U OL - напряжение низкого уровня на входе, поступающее с выхода аналогичного элемента, U д .пр - прямое падение напряжения на диоде (для кремниевого диода U д .пр  0 ,7 B ). Ток, протекающий через резистор R1 равен
I1  U CC  U а  R1 .
13
Поскольку транзистор в данном режиме закрыт, то ток, протекающий в
цепь базового смещения, составляет
I 2  U а  2U д .пр  U DD  R2
,
где 2U д .пр - падение напряжения на паре диодов в цепи смещения VD3 и VD4,
U DD - отрицательное напряжение источника цепи смещения. Отрицательный
потенциал на базе транзистора VT1 U б  U а  2U д.пр удерживает его в закрытом
состоянии.
Так как транзистор закрыт, то тока в коллекторном резисторе R3 нет и
выходное напряжение равно напряжению питания U OH  U CC .
При повышении входного напряжения от уровня U OL до уровня U OH
происходит переключение элемента. Входные пороговые напряжения низкого UILT и высокого UIHT уровней найдем для моментов начала и завершения
процесса открывания кремниевого транзистора VT1, в которых напряжение
на базе достигает уровней U бэ1  0,65В и U бэ2  0,75В соответственно. Так как
диоды VD1, VD3, VD4 в этих точках открыты, то
U ILT  U бэ1  2U д.пр  U д.пр  U бэ1  U д.пр ,
U IHT  U бэ2  2U д .пр  U д.пр  U бэ2  U д.пр .
(1.1)
Учитывая, что выходные пороговые напряжения высокого и низкого
уровней обычно весьма близки к выходным напряжениям высокого и низкого уровней ( U OLT  U OL , U OHT  U OH ), можно без построения графика передаточной характеристики оценить помехоустойчивость элемента:
U NIH  U OH  U IHT ,
U NIL  U ILT  U OL .
(1.2)
После переключения на выходе схемы устанавливается напряжение
низкого уровня, транзистор переходит в состояние насыщения, условием которого является достаточно большой ток базы:
I Б  I К BСТ ,
где I К  U CC  U кэн  R3  I OL - коллекторный ток транзистора, I OL - ток нагрузки, BСТ - статический коэффициент передачи тока базы (паспортный пара-
14
метр транзистора). Выходное напряжение низкого уровня равно напряжению
коллектор-эмиттер насыщенного транзистора U кэн , которое зависит от степени насыщения и обычно не превышает 0,3В ( U OL  U кэн  0,3B ).
В данном режиме входное напряжение высокого уровня U OL запирает
входной диод, и ток, протекающий через R1, распределяется между R2 и базой транзистора, при этом ток базы равен
I Б  I1  I 2 
U
CC
 2U д .пр  U бэ2  U бэ2  U DD

R1
R2
(1.3)
и должен быть достаточным для насыщения транзистора.
Быстродействие элемента определяется емкостью сопротивлениями резисторов схемы и характеристиками транзистора. Расчет времени задержки
распространения в общем случае представляет собой трудоемкую задачу
расчета длительностей разных этапов переключения и здесь не рассматривается. В простейшем случае продолжительность переключения определяется,
главным образом, процессом заряда емкости нагрузки (случай идеального
транзистора), который описывается уравнением
U O t   U OL  U CC  U OL 1  e t  ,
где   R3C H - постоянная времени цепи заряда. Из этого уравнения можно
найти время задержки распространения t PLH как время от начала заряда СН до
момента, когда выходное напряжение достигает уровня половины логического перепада U O t  t PLH   U OL  0,5U CC  U OL  :
t PLH   ln 2 .
(1.4)
Из этого же уравнения несложно найти длительность фронта выходного импульса как разность временных координат точек, в которых напряжение достигает уровней соответственно 0,1 и 0,9 от логического перепада:
t r   ln 9 .
(1.5)
Задание
По заданным параметрам компонентов схемы диодно-транзисторного
элемента своего варианта (табл. 1.1) определите входные токи низкого и вы15
сокого уровней I IL , I IH , среднюю потребляемую мощность Pav , помехоустойчивость по низкому и высокому уровням входного напряжения U NIL ,U NIH , допустимый ток нагрузки низкого уровня I OL , время задержки распространения
при переходе от низкого уровня выходного напряжения к высокому t PLH , работу переключения А. При расчете принять U OL  0,3B ,U OH  U CC , BСТ  30 .
UCC
UDD
R1
В
R2
R3
кОм
CH
пФ
Вариант
Вариант
Таблица 1.1
UCC
UDD
R1
R2
В
R3
кОм
CH
пФ
1
1,8
5,6
3,6
20
16
4,7
8,2
1
20
2
2,2
5,1
5,1
30
17
5,6
12
1
30
2,7
10
1
50
18
6,8
15
1
50
3
15
2
30
19
8,2
20
2
10
5
5,1
22
10
20
20
10
27
2
20
6
1,8
10
1
50
21
4,7
10
2
100
7
2,2
13
2
30
22
5,6
12
2
30
2,7
15
2
50
23
6,8
15
2
50
3
22
2
100
24
8,2
18
3,6
10
10
5,1
27
5,1
20
25
10
24
3,6
20
11
3,6
4,7
1
20
26
2,7
15
1,5
100
12
4,7
4,7
1
30
27
3,3
15
1
50
6,8
10
1
50
28
3,9
22
2
50
8,2
10
2
50
29
4,7
27
2
30
10
10
3,6
20
30
5,6
33
3
20
3
4
8
9
13
14
5
5
-5
-12
12
15
-5
12
10
5
-12
-10
-10
Правильность выполненных расчетов рекомендуется проверить путем
моделирования схемы в среде Electronics Workbench (применить модели идеальных полупроводниковых приборов).
Пример выполнения
Пусть
заданы
следующие
параметры
схемы
элемента
ДТЛ:
U CC  15B ,U DD  15B , R1  7,5кОм , R2  15кОм , R3  1,5кОм ,СН  30пФ .
16
По формулам (1.1) определим входные пороговые напряжения низкого
и высокого уровней:
U ILT  U бэ1  U д .пр  0,65  0,7  1,35B ,
U IHT  U бэ2  U д .пр  0,75  0,7  1,45B.
Поскольку в соответствии с заданием U OL  0,3B ,U OH  U CC , то помехоустойчивость элемента по высокому и низкому уровням входного напряжения равна:
U NIH  U OH  U IHT  15  1,45  13,55B ,
U NIL  U ILT  U OL  1,35  0,3  1,05B.
Входной ток низкого уровня I IL определяется разностью токов, протекающих через резисторы R1 и R2 при низком уровне входного напряжения
U OL  0,3B :
I IL 

U CC  U OL  U д .пр 
R1

U
OL
 U д .пр   2U д .пр  U DD
R2

15  0 ,3  0 ,7  0 ,3  0 ,7   2  0 ,7   15

 0 ,9  10 3 A  0,9 мА.
3
3
7 ,5  10
15  10
При высоком уровне входного напряжения диод VD1 закрыт, его обратный
ток пренебрежимо мал и его можно считать равным нулю ( I IH  0 ).
Для расчета нагрузочной способности элемента по низкому уровню
выходного напряжения по формуле (1.3) найдем ток базы транзистора при
высоком уровне напряжения на входе:
IБ 

U
CC
 2U д .пр  U бэ2  U бэ2  U DD


R1
R2
15  2  0,7  0,75  0,75   15  0,66  10 3 А  0,66 мА.
7 ,5  10 3
15  10 3
Транзистор остается в состоянии насыщения, если его коллекторный ток не
превышает значения I К . max  BСT I Б  30  0,66  19,8 мА . Ток коллектора складывается из тока I 3  U CC  U OL  R3  15  0,3 1,5  103  9,8  103 А  9,8 мА коллекторного
резистора и тока нагрузки I OL . Таким образом, выходной ток низкого уровня
составляет I OL  I K . max  I 3  19,8  9,8  10,0 мА .
17
Потребление мощности от источников питания рассчитаем для обоих
состояний элемента, и далее найдем среднюю потребляемую мощность, которая складывается из мощностей, потребляемых от источников питания
P  PCC  PDD  U CC I CC  U DD I DD .
При высоком уровне выходного напряжения транзистор закрыт, поэтому ток потребления от источника положительного напряжения равен
I CC1 
U CC  U OL  U д .пр 
R1

15  0,3  0,7 
 1,87  10 3 A  1,87 мА.
7 ,5  10 3
Ток, потребляемый в это время от источника отрицательного напряжения,
составляет
I DD1 
U
OL
 U д .пр   2U д .пр  U DD
R2

0,3  0,7  2  0,7   15  0,97  10 3 A  0,97 мА.

15  10 3
Следовательно, в данном состоянии мощность потребления равна
P1  U CC I CC1  U DD I DD1  15  1,87  10 3  15  0,97  10 3 
 44,6  10 3 Вт  44,6 мВт
При низком уровне напряжения на выходе транзистор открыт, и токи
потребления равны
I CC 2 

U
CC
 2U д .пр  U бэ2  U CC  U OL


R1
R2
15  2  0,7  0,75  15  0,3  11,51  10 3 А  11,51мА,
I DD 2
7 ,5  10 3
1,5  10 3
U  U DD 0,75  15
 бэ2

 1,05  10 3 А  1,05 мА.
R2
15  10 3
Следовательно,
P2  U CC I CC 2  U DD I DD2  15 11,5110 3  15 1,05 10 3 
 188,4 10 3 Вт  188,4 мВт ,
а средняя мощность потребления составляет
Pav  0,5P1  P2   0,544,6  188,4  116,5 мВт .
По формулам (1.4) и (1.5) определим заданные динамические параметры:
18
t PLH   ln 2  R3C H ln 2  1,5 103  30 10 12  0,693  31,2 10 9 с  31,2нс ,
t r   ln 9  1,5 103  30 10 12  2,197  98,9 10 9 с  98,9нс.
Поскольку в процессе расчета задержка t PHL не определялась, (она зависит от
транзистора, который полагается идеальным), то работу переключения
найдем как
A  Pav  t P LH  116,5  10 3  31,2  10 9  3,63  10 9 Дж  3,63нДж .
1.1.2.2 Параметры вентилей
Статические параметры вентиля вытекают из статических характеристик и отражают его свойства в статическом режиме при неизменных условиях окружающей среды, питании и входных воздействиях. К основным статическим характеристикам относят передаточную, входную и выходную характеристики.
По передаточной характеристике - зависимости выходного напряжения
от входного UO= f(UI) (рис.1.4) с
двумя отмеченными реперными точками, где касательные к графику про-
UO
UOH
UOHT
ходят под углом 45о, определяют параметры:
U
UILT, UIHT - входные пороговые
напряжения низкого и высокого уровней;
UOLT
UOL
UOLT
UOHT, UOLT - выходные пороговые
напряжения высокого и низкого уровней;
U  U OHT  U OLT - логический пе-
UNIL
UILT
UIHT
UOHT
UI
UNIH
Рисунок 1.4 – Типовая передаточная характеристика инвертирующего (пунктир
– неинвертирующего) вентиля
репад;
U NIH  U OHT  U IHT ,U NIL  U ILT  U OLT - помехоустойчивость элемента по вы-
сокому и низкому уровням входного напряжения.
19
По входной характеристике II = f(UI) находят входной ток высокого
уровня I IH и входной ток низкого уровня I IL , которые измеряются при значениях входного напряжения соответственно U I  U OHT ,U I  U OLT .
Значения параметров IOL (выходной ток низкого уровня) и IOH (выходной ток высокого уровня), извлекаемых из построенной выходной характеристики UO = f(IO) при U O  U OLT ,U O  U OHT соответственно, характеризуют
нагрузочную способность вентиля.
В справочных данных микросхем можно также найти параметры:
M - коэффициент объединения по входу - число входов элемента, по
которым реализуется логическая функция (обычно 2, 3, 4 и 8);
N - коэффициент разветвления по выходу, показывающий, какое максимальное число входов аналогичных элементов можно подключить к выходу данного элемента без нарушения его работоспособности (очевидно, что в
статическом режиме N определяется отношением N  minI OH I IH , I OL I IL  ;
PCC - мощность потребления. В качестве этого параметра обычно используют среднюю мощность потребления за достаточно большой промежуток времени:
PССav= 0,5(PССH + PССL) ,
где PССH и PССL – значения мощности в противоположных состояниях вентиля. Для элементов КМОП статическая мощность пренебрежимо мала по
сравнению с динамической мощностью, которую и приводят в справочниках
с указанием частоты входных сигналов;
IСС - ток потребления. Очевидно, что PСС = UCCICC, где UCC - питающее
напряжение.
Основными динамическими параметрами логического вентиля служат
времена задержки распространения при переходе выходного напряжения от
низкого уровня к высокому t PLH и при обратном переходе t PHL . Формирую-
20
щую способность вентиля оценивают длительностями фронта t r и спада t f
выходного импульса.
Для сравнения систем элементов применяют комплексный параметр –
работу переключения, которую рассчитывают с использованием средних
значений мощности потребления PССav и времени задержки распространения
t Pav  0,5t PLH  t PHL  : A  PCCav  t Pav .
Задание 1. Определение статических параметров
В соответствии с вариантом задания (табл 1.2) по известным параметрам передаточной характеристики найдите логический перепад и помехоустойчивость логического элемента по низкому и высокому уровням входного напряжения.
Таблица 1.2
Вар UOLT UOHT
B
B
1
2
3
3
4
5
6 0,3
7
8
4
9
10
11
12
UILT UIHT Вар. UOLT UOHT
B
B
B
B
13
0,6 2
2,5
14
3
2
15
1
2,5
16
17
1,5 2
0,5
2,5
18
19
0,6 2
2,5
20
4
2
21
1
2,5
22
2
23
1,5
2,5
24
UILT UIHT Вар. UOLT UOHT
B
B
B
B
25
0,6 2
2,5 26
3
2
27
1
2,5 28
29
1,5 2
1
2,5 30
31
0,6 2
2,5 32
4
2
33
1
2,5 34
35
1,5 2
2,5 36
UILT UIHT
B
B
2
1,2
2,5
2
1,5
2,5
2
1,8
2,5
2
1,2
2,5
2
1,5
2,5
2
1,8
2,5
Задание 2. Коэффициенты разветвления и объединения
В соответствии с вариантом задания (табл.1.3) для схемы по известным
параметрам I IL , I IH , I OL , I OH найти значения коэффициентов объединения по
входам М и разветвления по выходу N четырехвходового элемента И-НЕ
21
Таблица 1.3
Вар.
1
2
3
4
5
6
7
8
9
10
11
12
IIL
мА
IIH
мА
IOL
мА
0,6
0,05
0,9
1,2
0,1
1,5
0,1
1,8
2,1
IOH Вар. IIL IIH IOL
мА
мА мА мА
0,3 13
0,6
0,4 14
0,5 15
0,9
0,05
0,6 16
0,7 17
1,2
0,8 18 0,3
0,3 19
1,5
0,4 20
0,1
0,5 21
1,8
0,6 22
0,7 23
2,1
0,8 24
IOH Вар. IIL
IIH
мА
мА мА
0,3 25
0,4 26
0,5 27
0,05
0,6 28
0,7 29
0,8 30 0,6
0,3 31
0,4 32
0,1
0,5 33
0,6 34
0,7 35
0,8 36
IOL
мА
0,6
0,9
1,2
1,5
1,8
2,1
IOH
мА
0,3
0,4
0,5
0,6
0,7
0,8
0,3
0,4
0,5
0,6
0,7
0,8
Задание 3. Расчет мощности потребления КМОП вентиля
В соответствии с вариантом задания (табл.1.4) по известным параметрам схемы найдите ток потребления КМОП элемента
Таблица 1.4
Вар. UСС СН
f
Вар. UСС
В пФ кГц
В
1
20 100 13
2
500 14
3
8
3
50 100 15
4
500 16
5
100 100 17
6
500 18
7
20 100 19
8
500 20
5
10
9
50 100 21
10
500 22
11
100 100 23
12
500 24
СН
f Вар. UСС
пФ кГц
В
20 100 25
500 26
12
50 100 27
500 28
100 100 29
500 30
20 100 31
500 32
15
50 100 33
500 34
100 100 35
500 36
СН
f
пФ кГц
20 100
500
50 100
500
100 100
500
20 100
500
50 100
500
100 100
500
Задание 4. Работа переключения
Определите среднюю мощность потребления и работу переключения
логического вентиля КМОП типа по известным параметрам и условиям его
эксплуатации, перечисленным по вариантам в табл.1.5.
22
1.1.2.3 Генераторы импульсов
В вычислительной технике используются разнообразные генераторы
импульсов, требования к которым зависят от их назначения и условий применения. К числу основных параметров генератора импульсов относятся
уровни напряжения генерируемых импульсов (сопряжение с той или иной
системой элементов), частота импульсов, ее стабильность и возможность
электронной перестройки. Схемы генераторов выполняются либо на дискретных компонентах, либо в виде специализированных микросхем, либо на
основе цифровых микросхем общего применения.
Таблица 1.5
Вар.
UСС
В
СН
пФ
f
кГц
tPLH
нс
tPHL
нс
Вар.
UСС
В
СН
пФ
f
кГц
tPLH
нс
tPHL
нс
1
3
10
100
30
25
19
10
10
100
30
25
2
250
50
40
20
250
50
40
3
500
80
60
21
500
80
60
100
20
30
22
100
20
30
5
250
40
40
23
250
40
40
6
500
60
50
24
500
60
50
100
30
25
25
100
30
25
8
250
50
40
26
250
50
40
9
500
80
60
27
500
80
60
100
20
30
28
100
20
30
11
250
40
40
29
250
40
40
12
500
60
50
30
500
60
50
100
30
25
31
100
30
25
14
250
50
40
32
250
50
40
15
500
80
60
33
500
80
60
100
20
30
34
100
20
30
17
250
40
40
35
250
40
40
18
500
60
50
36
500
60
50
4
20
7
10
13
16
50
5
10
20
50
20
50
15
10
20
50
Распространенной схемой генератора является схема на основе инвертирующего триггера Шмитта, охваченного обратной связью через времязадающую RC-цепь (рис.1.5). Триггер Шмитта обладает гистерезисом переда-
23
точной характеристики с двумя порогами переключения U tL и U tH . Период
колебаний генератора включает два полупериода, в первом из которых происходит разряд времязадающего конденсатора С через резистор R от начальной точки 1 ( U C  U tH ) до конечной точки 2 ( U C  U tL ), стремясь к установившемуся
значению
U C    U OH , а во втором
UОH
UY
1
UtH
– заряд от начальной
точки 2 до конечной
U
R
3
Y
UС
С
точки 3 со стремлением
ТШ
UtL
UC
0
к уровню U C   U OL .
В случае КМОП
T1
2
T2
T
UОL
t
Рисунок 1.5 – Генератор импульсов на триггере Шмитта
исполнения триггера Шмитта можно принять UOL  0, UOH  UCC . Такое предположение позволяет получить простые выражения для полупериодов Т1, Т2
и полного периода колебаний:
T1  RC ln U tH U tL ;
 U  U tL 
;
T2  RC ln CC
 U tH  U tL 
(1.6)
 U U 1 
T  T1  T2  RC ln CC tL .
 1  U tL U tH 
Частота импульсов обратно пропорциональна периоду: f  1 T . Значения порогов переключения для КМОП триггера Шмитта типа К561ТЛ1 при напряжении питания 5В составляют U tL = 2,2 В, U tH = 3,0 В. Сопротивление резистора R выбирается не менее R  U CC 2I O , где I O - допустимый выходной ток
микросхемы КМОП, для микросхемы К561ТЛ1 составляющий 0,55 мА при
питающем напряжении 5 В.
Параметры выходных импульсов ТТЛ триггеров Шмитта в сильной
степени
зависят
от
нагрузки
и
температуры
среды
( U OL  0,5B; U OH  2,7 B , U tL = 1,1В, U tH = 2,0В), что не позволяет добиться
24
высокой стабильности частоты без применения специальных мер. Анализ переходных процессов дает следующие формулы для расчета генератора:
 U  U OL 
;
T1  RC ln tH
 U tL  U OL 
 U  U tL 
;
T2  RC ln OH
 U tH  U tL 
(1.7)
 U  U OL U OH  U TL
T  T1  T2  RC ln TH

 U TL  U OL U TH  U TL

.

Сопротивление резистора R выбирается из условия гарантированного достижения порога переключения напряжением на конденсаторе С при его разряде, когда разряду противодействует входной ток микросхемы:
R  U tL  U OL  I IL .
Для
микросхемы
триггера
Шмитта
ТТЛШ
серии
К555ТЛ2
I IL  0,4 мА, U tL  1,1B , U OL  0,5B , что дает R  1,5 кОм. На практике это со-
противление выбирают в пределах 200 … 400 Ом.
На том же принципе работает
микросхема интегрального таймера
UCC R
R2
NE555, известная в отечественном
варианте как КР1006ВИ1, которая
R
=
может использоваться для генериро-
стью, что достигается благодаря
точному заданию порогов переключения. Таймер (выделен пунктиром
&
R
вания относительно низкочастотных
импульсов с высокой стабильно-
VT
R1
&
*
С
=
R
А
Q
КР1006ВИ1
Рисунок 1.6 - Автогенератор на таймере
на рис.1.6) содержит два компаратора, выходами подключенных к общему
RS-триггеру и выходной разрядный транзисторный ключ. Опорные напряжения сравнения для компараторов, установленные внутренним делителем
напряжения R-R-R и равные 1/3 и 2/3 от напряжения питания UCC, определяют пороги переключения триггера Шмитта, каковым, в совокупности, и яв-
25
ляются пара компараторов с триггером. Времязадающая цепь R1, R2, C подключается к таймеру внешним путем.
Когда разрядный ключ в микросхеме закрыт, то конденсатор С заряжается через резисторы R1 и R2 до порога U tH  2 3 U CC . После достижения этого
порога срабатывает верхний компаратор, который взводит RS-триггер, что в
свою очередь приводит к открыванию транзистора VT. В результате устройство переключается на разряд конденсатора через резистор R1 и транзистор.
После того, как напряжение на конденсаторе сравняется с порогом
U tL  1 U CC , срабатывает нижний компаратор, триггер сбрасывается, и тран3
зистор VT вновь закрывается, обеспечивая переход схемы в исходный режим
заряда конденсатора. Длительности полуволн выходного напряжения Т1 и Т2
равны соответственно
T1  R1  R2 C ln 2 , T2  R1C ln 2 ,
а частота выходных импульсов составляет
f  1 T1  T2   1 2R1  R2 C ln 2 .
В режиме одновибратора входные сигналы подаются на отключенный
от схемы отмеченный «*» вывод микросхемы, а резистор R1 исключается из
схемы (R1 = 0). Длительность формируемого выходного импульса определяется выражением
t И  R1C ln 3 .
Достоинством таймера является высокая стабильность генерируемых импульсов, благодаря тому, что при изменении питающего напряжения сопряженно изменяются ток во времязадающей цепи и пороги переключения триггера Шмитта.
В интегральных микросхемах генераторов с электронной перестройкой
частоты находит применение схема мультивибратора с эмиттерной связью,
упрощенный вариант которой представлен на рис.1.7. Схема состоит из двух
транзисторов VT1, VT2 с перекрестными коллекторно-базовыми связями и
пары генераторов постоянного эмиттерного тока I0 на транзисторах VT3, VT4,
26
базы которых объединены и служат входом управляющего напряжения. Диоды VD1 и VD2 в коллекторных цепях ограничивают перепад выходного
напряжения.
UCC
VD1
UК1
RК
VD2
VT1
RК
UК2
VT1
С
UЭ1
UЭ2
VT3
VT4
I0
Uу
t
UCC
t
UК2
UCC
UЭ2
RЭ
t
2
UCC
I0
RЭ
UCC
UК1
1
t
UЭ1
3
UС = UЭ1 - UЭ2
0
t
Рисунок 1.7 – Мультивибратор с эмиттерной связью
За счет перекрестных коллекторно-базовых связей в любой момент
времени открыт либо VT1, либо VT2. Пусть открыт транзистор VT1, а VT2 закрыт. Тогда через транзистор VT1 протекает ток I0 коллектора VT3 и ток I0
коллектора VT4, который, проходя через времязадающий конденсатор C, перезаряжает его со скоростью
dU I O

.
dt
C
В процессе перезаряда напряжение на эмиттере VТ2 понижается, поэтому процесс перезаряда продолжается до момента его открывания, которое
произойдет, когда его эмиттерный потенциал достигнет
Uэ2 = UCC - Uд - Uбэ
(точка 1 на диаграмме UЭ2 рис.1.7). При этом закрывается VT1 и на его коллекторе вместо напряжения (UCC -Uд) становится напряжение, близкое к UCC.
Положительный скачок напряжения проходит через VT2, в результате на его
эмиттере формируется перепад (1-2 на временной диаграмме), который через
конденсатор C проникает на эмиттер VT1, еще больше закрывая его. После
этого начинается следующий цикл перезаряда конденсатора C током I0 кол27
лектора VT3 обратного направления. На эмиттере VT1 формируется линейноспадающий участок напряжения, который продолжается до точки 3 на эпюре
Uэ1, когда произойдет очередное переключение схемы.
Таким образом, перепад напряжения на конденсаторе составляет 2Uд 
1,3В (в предположении, что Uд  Uбэ). Полупериод колебаний  И равен
 И  2U дC I O ,
а частота
f 
1
2 И

I0
.
4U дC
Ток I0 генераторов тока ограничен:
1) снизу – условием получения выходного перепада напряжения Uд:
2I0 RК > Uд , т.е. I0 > Uд /2Rк;
2) сверху – допустимым IК транзисторов.
Значение управляющего напряжения Uу ограничено сверху условием ненасыщения транзисторов VТ3, VТ4
Uупр < UCC – 2Uд.
Так как I0 = ( U упр  U д )/Rэ  Uу/Rэ, то
f 
1
U у .
4U д RэC
(1.8)
Таким образом, частоту мультивибратора можно перестраивать электронным
путем, изменяя напряжение Uу. Управляемые генераторы используются,
например, в устройствах адаптивной синхронизации, восстанавливающих
тактовую частоту сигналов данных.
Простейший генератор импульсов ТТЛ можно построить на паре инверторов (рис.1.8), из которых первый служит компаратором с порогом переключения U t  U ILT  U IHT  1,4B , а второй обеспечивает необходимую для генерирования общую положительную обратную связь через времязадающий
конденсатор С. Сопротивление резистора R выбирается из условия
28
R  U t  U OL  I IL , выполнение которого гарантирует пересечение порогового
уровня входным напряжением первого вентиля схемы.
Пусть напряжение в узле «а»
схемы достигает в некоторый момент времени порогового уровня
a
R
С
1
1
U t (точка 1 на временной диаграмме
b
рис.1.8). Тогда первый вентиль (узел
+ΔU
«b») переключается в состояние вы-
4
UOH
Ut
1
сокого уровня, а второй (узел «с») – a
в состояние низкого уровня на выходе. Отрицательный
5
3
UOL
t
-ΔU
2
логический
перепад U  U OH  U OL через конден- b
UOL
UOH
сатор С проходит на вход первого
t
вентиля, доводя напряжение на его c
входе – в узле «а» до значения
U t  U  (точка 2 на диаграмме). Так
как в узле «b» к этому времени уже
c
ΔU
Т1
Т2
t
Рисунок 1.8 – Генератор на инверторах ТТЛ
образовался высокий уровень напряжения U OH , через резистор R начинается
заряд конденсатора С, причем напряжение в узле «а» экспоненциально возрастает, стремясь к напряжению высокого уровня U OH . Процесс завершается,
когда это напряжение достигает порога U t (точка 3). Длительность данного
полупериода составляет

U 
 .
T1  RC ln1 
 U OH  U t 
Далее следует переключение обоих инверторов, после чего уже положительный перепад U проникает через конденсатор в узел «а», потенциал
которой возрастает до уровня Ut  U  . Далее происходит разряд конденсатора С через резистор R, в процессе которого напряжение в узле «а» экспо-
29
ненциально спадает, стремясь к уровню U OL (рис.1.8). Длительность данного
полупериода, который заканчивается в точке 5, когда напряжение достигает
порогового уровня U t , равна

U 
 .
T2  RC ln1 
 U t  U OL 
Полный период колебаний равен сумме полупериодов:

U 
U
1 
T  RC ln 1 
 U t  U OL  U OH  U t

 .

Если подставить типовые численные значения параметров вентилей серии
К555 (ТТЛ с транзисторами Шоттки) ( U OL  0,3B , U OH  3,0B , U t  1,5B ), то
ориентировочное значение генерируемой частоты можно оценить как
f 
1
1
.

T 1,77 RC
В схемотехнике БИС и СБИС генераторы импульсов часто выполняют
в виде замкнутой в кольцо цепочки логических вентилей. Такой генератор не
требует внешних времязадающих цепей, частота его колебаний зависит от
числа вентилей и их времени задержки распространения (рис.1.9). Принцип
действия кольцевого генератора поясняется схемой «а», в которой инвертор
замкнут через электромагнитную линию задержки.
1
1
а)
1
1
б)
1
+
-
+
-
+
-
+
-
в)
Рисунок 1.9 – Схемы кольцевых генераторов импульсов: а – на основе линии задержки,
б – на цепи инверторов, в – на цепи дифференциальных буферов
После включения питания на выходе линии задержки, состоящей из
LC-звеньев, сохраняется низкий уровень напряжения, поэтому инвертор вырабатывает высокий уровень напряжения, который в течение времени задержки t з распространяется по линии задержки, пока не достигает ее конца.
После этого инвертор переключается и в линии задержки происходит рас30
пространение низкого уровня напряжения. Период колебаний включает два
процесса распространения импульса по линии задержки, поэтому частота
импульсов (без учета собственной задержки инвертора) составляет f  1 2t з  .
В схемах «б» и «в» роль звеньев линии задержки исполняют логические вентили, которые могут быть инверторы или дифференциальные буферные каскады. Если один каскад в таком генераторе имеет задержку t P , то
частота генерируемых импульсов будет равной f  1 2NtP  , где N – число
каскадов кольцевого генератора. Следует заметить, что число N каскадов в
генераторе для схемы б обязательно должно быть нечетным, это является необходимым условием возникновения и поддержания колебаний. В схеме в
число каскадов может быть произвольным, поскольку дополнительный фазовый сдвиг  гарантируется перекрестной обратной связью схемы.
Задание 1. Кольцевой генератор импульсов
В соответствии с вариантом задания (табл.1.7) по известному времени
задержки распространения инверторов t PLH  t PHL определить необходимое их
количество для построения кольцевого генератора импульсов, работающего с
частотой f.
Таблица 1.7
Вар. tPLH f
Вар.
нс МГц
tPLH f Вар. tPLH f
нс МГц
нс МГц
1
19,2
13
3,85
25
0,77
2
22,7
14
4,55
26
0,91
27,8
15
5,6
27
50 1,11
4
35,7
16
7,1
28
1,43
5
50
17
10
29
2,0
6
83,3
18
16,7
30
3,33
7
7,7
19
1,92
31
0,38
9,1
20
32
11,1
21
2,27
20 2,78
10
14,3
22
3,57
34
0,71
11
20
23
5,0
35
1,0
12
33,3
24
8,33
36
1,67
3
2
8
9
5
10
0,45
100
33
0,56
31
Задание 2. Расчет генератора импульсов на таймере
Рассчитайте сопротивления резисторов в схеме генератора импульсов
на основе таймера (рис.1.6) при заданной емкости времязадающего конденсатора для генерирования импульсов с длительностью ( t И  T2 ) и частотой f,
указанными в табл.1.8. Номиналы сопротивлений резисторов должны соответствовать ряду Е24 разрешенных значений (табл.1.9), номинал образуется
как R  10 k , где R – значение из ряда.
1
2
3
4
5
6
7
8
9
10
f, кГц
tИ,
мкс
200
0,5
1
2
3
4
5
8
10
15
20
100
1000
50
20
10
11
12
13
14
15
16
17
18
19
20
С,
пФ
f, кГц
tИ,
мкс
100
1
2
5
10
15
20
30
50
75
100
50
2200
10
5
3
Вариант
С,
пФ
Вариант
Вариант
Таблица 1.8
21
22
23
24
25
26
27
28
29
30
С,
пФ
f, кГц
tИ,
мкс
100
1
2
5
10
15
20
30
50
75
100
50
4700
10
5
3
Таблица 1.9
Е24
Е12
Е24
Е12
Е24
Е12
Е24
Е12
1
1
1,8
1,8
3,3
3,3
5,6
5,6
1,1
1,2
2
1,2
1,3
1,5
1,6
2,2
3,6
2,2
2,4
1,5
2,7
3
3,9
6,2
3,9
4,3
2,7
4,7
5,1
6,8
6,8
7,5
4,7
8,2
7,5
9,1
32
Соответствие рассчитанной схемы заданию рекомендуется проверить
путем моделирования схемы в среде Electronics Workbench (применить модель таймера 555 в разделе Hybrid магазина компонентов).
Пример выполнения
Пусть требуется спроектировать генератор импульсов на основе таймера для генерирования импульсов длительностью t И  10 мкс с частотой
f  30кГц , при
этом следует использовать конденсатор емкостью С  560пФ .
Из уравнения для длительности импульса Т2 найдем значение сопротивления R2:
R2 
tИ
10 10 6

 25,77 10 3
C ln 2 0 ,56 10 9  0 ,693
Ом  .
По табл.1.9 выбираем ближайший номинал сопротивления резистора
R2  27кОм .
Поскольку заданный период составляет
T  1 f  1 30 103  33,3 10 6 c  ,
то пауза между импульсами – полупериод Т1 окажется равным
T1  T  t И  33,3 10 6  10 10 6  23,3 10 6 c  .
Следовательно, резистор R1 должен иметь сопротивление
Рисунок 1.10 – Результат моделирования схемы генератора импульсов
33
R1 
T1
23,3  10 6
 R2 
 27  103  33,04  103 Ом  .
C ln 2
0,56  10 9  0,693
Выберем ближайший номинал сопротивления R1  33кОм .
Представленный на рис.1.10 результат моделирования генератора импульсов в программе Electronics Workbench подтверждает правильность выполненного расчета. Измеренные с помощью маркеров осциллографа временные интервалы составили: t И  10,37 мкс ,T  33,68мкс  f  29,69кГц  , что весьма близко к заданным значениям.
Задание 3. Анализ модуляционной характеристики генератора
В схеме мультивибратора с эмиттерной связью, показанной на рис.1.11,
базовая
схема
мультивибратора
(рис.1.7) дополнена парой источников
UCC
VD1
VD2
R2
R1
VT2
VT1
постоянного тока на транзисторах VT5
С
IО
IО
и VT6. Значения токов I К 5 , I К6 определяются цепью базового смещения в ви-
IК3
IК6
IК5
VT6
VT5
де делителя напряжения R7 – R8 с дио-
VT3
дом VD3, который компенсирует температурную нестабильность падений
R7
UО
IК4
VD3
VT4
Uу
R3
R5
R4
R6
R8
напряжения на эмиттерных переходах
транзисторов VT5 и VT6 и, следовательно, стабилизирует токи источников.
Рисунок 1.11 – Схема управляемого
мультивибратора
Включение в схему этих источников обеспечивает самовозбуждение генератора при любом значении управляющего напряжения Uу, изменение которого
приводит к изменению частоты генерируемых импульсов.
Диапазон перестройки частоты, осуществляемой изменением управляющего напряжения, задается парой управляемых источников постоянного
тока на транзисторах VT3 и VT4. Значения этих токов I К 3 , I К4 добавляются к
34
постоянным токам соответственно I К 5 , I К6 , образуя токи I O , которые определяют частоту колебаний. Исходная формула (1.8) для расчета частоты может
быть преобразована к виду, включающему постоянную составляющую f 0 и
переменное приращение f U у  :
f U у   f 0  f U у  
I К5
I
1
I К5  I К3  .
 К3 
4U д C 4U д C 4U д C
(1.9)
Для генерирования симметричных импульсов типа «меандр» необходима и симметрия схемы, то есть R3  R4 , R5  R6 . Тогда значения токов I К 5 , I К6
можно найти, зная сопротивления цепи базового смещения транзисторов
VT5, VT6:
I5  I6 
U CC  U д R8
.
R7  R8 R5
(1.10)
Приняв также, что падения напряжения на кремниевых диодах и переходах
база-эмиттер кремниевых транзисторов одинаковы ( U бэ  U д  0,7 B ), и учитывая, что токи I К 3  I К4 одинаковы и связаны с управляющим напряжением соотношением
I К 3  I К4  U у - U бэ  R3 ,
(1.11)
найдем итоговое уравнение для частоты колебаний при U у  U д :
f U у  
 U CC
 1 U

1 
R8

 1   у  1 .

4C  R5 R7  R8   U д
 R3  U д

(1.12)
При 0  U у  U д второй член в скобках правой части (1.12) обращается в ноль.
Задание
По заданным в соответствии с вариантом (табл. 1.10) параметрам компонентов схемы мультивибратора с эмиттерной связью выполните расчет и
постройте графически зависимость частоты генерируемых импульсов от
управляющего напряжения – модуляционную характеристику f U у  и опре-
35
делите ее крутизну S. При расчете принять U бэ  U д  0,7 B , токами базы транзисторов пренебречь.
100
0
8
9
51
10
11
5
100
12
13
510
14
15
16
100
0
10
0
220
15
0
3,6
2,4
18
15
0
240
20
0
1,6
1
19
22
0
270
27
0
3,6
2,4
20
30
0
820
33
0
1,6
1
21
30
0
750
39
0
3,6
2,4
22
39
0
620
47
0
1,6
1
23
47
0
560
56
0
3,6
2,4
24
10
0
560
24
0
0,8
2
1
25
10
0
360
27
0
2
2,4
26
15
0
750
33
0
0,8
2
1
27
22
0
910
47
0
2
2,4
28
30
0
100
0
68
0
0,8
2
1
29
30
0
750
75
0
2
2,4
30
39
0
510
75
0
0,8
2
1
31
47
0
680
82
0
2
2,4
32
С, пФ
17
UCC, В
1
51
10
100
510
100
0
51
15
100
510
100
0
R8 , Ом
7
1,6
R7 , Ом
6
10
0
R5,R6, Ом
510
100
R3,R4, Ом
5
10
0
R1,R2, Ом
4
Вариант
100
R8 , кОм
3
R7 , кОм
3
R5,R6, Ом
2
R3,R4, Ом
51
R1,R2, Ом
1
С, пФ
UCC, В
Вариант
Таблица 1.10
10
0
510
750
2,7
7,5
10
0
120
0
820
5,1
15
15
0
200
0
100
0
3,3
7,5
22
0
100
0
120
0
6,8
15
30
0
100
0
220
0
2,7
7,5
30
0
240
0
240
0
5,1
15
39
0
220
0
330
0
3,3
7,5
47
0
470
0
360
0
6,8
15
10
0
250
0
100
0
2,7
7,5
10
0
150
0
120
0
5,1
15
15
0
100
0
200
0
3,3
7,5
22
0
180
0
240
0
6,8
15
30
0
200
0
360
0
2,7
7,5
30
0
430
0
360
0
5,1
15
39
0
620
0
470
0
3,3
7,5
47
0
390
0
510
0
6,8
15
36
Пример выполнения
Пусть заданы следующие параметры схемы управляемого мультивибратора (рис.1.11): U CC  10B , R1  R2  270Ом , R3  R4  5,1кОм , R5  R6  2кОм ,
R7  4,3кОм , R8  12кОм , СН  82пФ .
Определим границы диапазона допустимого изменения управляющего
напряжения. Поскольку при 0  U у  U д  0,7 B транзисторы VT3, VT4 остаются
закрытыми, то U уmin  0,7 В. Верхнюю границу диапазона найдем из условия
необходимого ненасыщенного режима работы транзисторов VT3, VT4, для
чего необходимо, чтобы переходы база-коллектор этих транзисторов оставались закрытыми, то есть потенциал их базы не превышал потенциала коллектора. Так как в момент открывания транзистора VT1 (или VT4) (точка 1 на
временной диаграмме рис.1.7) потенциал коллектора VT3 (или VT4) снижается до уровня U CC  U бэ  U д   U CC  1,4B , то именно это значение и составляет
верхнюю границу допустимого изменения управляющего напряжения
U уmax  U CC  1,4 B  8,6 B .
Очевидно, что согласно (1.12), модуляционная характеристика f U у 
является линейной функцией, для построения графика которой достаточно
определить две точки:
1) при U уmin
 U CC 
R8

 1 
4CR5 R7  R8   U д

3
12 10
 10 

 1  14,91106 Гц ;
12
3
3
3 
4  82 10  2 10 4,3 10  12 10  0,7 
f min 


2) при U уmax
 U CC
 1 U

1 
R8
1  U CC  2U д 


 1   уmax  1  f min 
 1 

4C  R5 R7  R8   U д
R
U
4
CR
U
3
д
3
д





1
 10  1,4 
 14 ,91 106 
 1  21,66 106 Гц .
12
3 
4  82 10  5,1 10  0 ,7

f max 
График модуляционной характеристики изображен на рис.1.12.
37
f,
МГц
20
18
16
14
12
10
8
6
4
2
0
1
2
3
4
5
6
7
8
9 U у, В
Рисунок 1.12 – Модуляционная характеристика мультивибратора
Крутизну модуляционной характеристики на ее линейном участке
определим по найденным координатам точек:
S
f
f  f min
21,66 106  14,91 106
 max

 0 ,85 106
U у U уmax - U уmin
8,6  0,7
 Гц В  .
1.1.2.4 Шумы и помехи
Влияние внутренних шумов и внешних помех способно нарушить работу электронного устройства. Основными видами шумов являются тепловой
шум напряжения U ш , обусловленный возрастающими с температурой хаотическими колебаниями частиц вещества компонентов, и дробовой шум тока
I ш , связанный с неравномерностью движения образующих ток дискретных
носителей заряда. Для расчета эффективного значения напряжения шума
паспортное приведенного к входу устройства значение среднеквадратической

плотности шума uш  4KTR B

Гц , характеризующей мощность шума, при-
ходящуюся на единицу частотной полосы (К – постоянная Больцмана, R - сопротивление устройства, Т – температура по Кельвину), необходимо умно-
38
жить на величину, отражающую частотную полосу сигналов, а именно на
f в  f н с размерностью
Гц :
U ш .эфф  uш f в  f н .
Если в некоторой точке устройства действуют одновременно несколько
источников шума, то результирующее значение напряжения шума находят
геометрическим суммированием составляющих
U ш  U ш2 1  U ш2 2  U ш2 3  ... .
Импульсные помехи в виде всплесков напряжения на выходах и в цепях питания цифровых схем возникают в процессе переключения вентилей,
сопровождающегося сквозными токами их выходных каскадов и токами перезаряда емкостей нагрузки СН. Шины питания и «земли» обладают комплексными сопротивлениями, в которых преобладает индуктивная составляющая. Индуктивность проводника LСС пропорциональна его длине d:
LCC  d  l , удельная индуктивность l которого для печатного проводника при-
нимается равной 5 нГ/см. Протекание сквозного тока I скв через проводник
приводит к образованию на нем импульса напряжения, которое в предположении о прямоугольной форме импульса тока длительностью t определяется как U L  LCC I скв t . Этот импульс помехи может далее оказаться на выходах
смежных вентилей, что приводит к искажению информации.
При переключении вентиля происходит перезаряд емкости СН через
транзистор выходного каскада вентиля, значение тока I H , протекающего через емкость и, следовательно, через проводники питания и «земли», зависит
от скорости изменения выходного напряжения I H  CH U tr , где ΔU – логический перепад, t r - длительность фронта выходного импульса. Амплитуду импульса помехи в цепи питания можно оценить как
U L  LCC
dI H
 LCC C H U t r2 .
dt
39
Перекрестные помехи (Cross talks) порождаются взаимовлиянием параллельно и близко расположенных линий связи через распределенные взаимные емкости и индуктивности. Основной метод борьбы с помехами подобного рода заключается в экранировании сигнальных цепей и электронных
блоков.
В цифровых схемах со стандартными уровнями напряжения значащими моментами сигналов служат их переходы от одного уровня к другому. В
процессе формирования цифровых сигналов, например при воспроизведении
цифровой магнитной записи, влияние шумов и помех приводит к случайным
смещениям этих переходов по оси времени. Совокупность случайных отклонений позиций сигналов получила наименование джиттера (jitter – дрожание), который, будучи случайной величиной, характеризуется математическим ожиданием, дисперсией и энергетическим спектром.
Операцию формирования сигнала на выходе цифрового элемента можно представить как процесс сравнения входного напряжения U I с наложенным на него шумом U N с пороговым напряжением U th (рис.1.13). Поскольку
шум обусловлен множеством факторов,
правомерна его гауссова модель. В соот-
UI
Uth
ветствии с этой моделью шум трактуется
O
6σt
как нормальный случайный процесс с нулевым средним значением и среднеквадратическим отклонением  U . Шум напряже-
UO
IO
ния трансформируется в шум момента пересечения порога с коэффициентом, об-
p(t)
ратно пропорциональным крутизне входного напряжения в окрестностях пересечения порога
t
Рисунок 1.13 – Механизм
образования джиттера
 dU I t  
 U .
 dt 
1
t  
40
Если наблюдать входные и выходные периодические сигналы формирователя на экране осциллографа, то джиттер проявляется как «размытость»
фронта выходного импульса с более ярким свечением в центральной части.
Яркость зоны перехода пропорциональна количеству импульсов, фронты которых приходятся на эту зону, и по существу отражает плотность распределения вероятностей временных отклонений фронтов  t относительно номинальной позиции (рис.1.13).
Задание 1. Расчет амплитуды помехи в цепи питания
Найдите амплитуду напряжения возникающей в цепи питания помехи
при переключении КМОП вентиля, если известна емкость нагрузки CH,
Таблица 1.11
Вариант
Параметры
схемы
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
UCC, В
3
5
10
15
15
10
5
3
3
5
10
15
15
10
5
СН, пФ
10
20
30
40
50 150 120 100
80
30
40
50
15
25
30
tr, нс
200
50 100 20
35 100
75
75
60
50
50
20
15
25
25
d, см
10
20
30
20
5
25
30
10
20
5
25
30
5
25
10
напряжение питания UCC, длительность линейно нарастающего фронта его
выходного импульса tr и длина печатного проводника цепи питания d с погонной индуктивностью 5 нГ/см.
Продолжение табл.1.11
Вариант
Параметры
схемы
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
UCC, В
3
5
10
15
15
10
5
3
3
5
10
15
15
10
5
СН, пФ
100
80
30
40
50
15
25
30
10
20
30
40
50
150 120
tr, нс
75
60
50
50
20
15
25
25
200
50
100
20
35
100
75
d, см
30
10
20
5
25
30
10
20
5
25
30
10
20
5
25
41
Задание 2. Расчет среднеквадратической плотности шума
Определите среднеквадратическую плотность шума u ш интегрального
усилителя с коэффициентом усиления K U в полосе частот от fmin до fmax, если
измеренное эффективное напряжение шума на выходе составило указанное в
таблице значение U Oш .
Таблица 1.12
Параметры
Вариант
1
2
3
4
5
6
7
U Oш , мВ 100 50 200 10
20
40
35
K U , B/B 25
10
50
10
10
8
fmin, МГц 0,1
fmax, МГц 10
0,5
5
1
5
1
10
2
6
0,3
30
8
9
10
11
12
13
14
15
150 120
50
25
15
100
15
20
5
15
10
25
12,5 30
50
15
4
0
2
1
10
0
1
0,4
2,5
0,5
20
1
70
1
10
1
7
0,2
8
Продолжение табл. 1.12
Параметры
Вариант
19
20
21
22
23
24
25
26
27
28
29
30
U Oш , мВ 100 50 200 10
20
40
35
150 120
50
25
15
100
15
20
K U , B/B 25
10
50
10
10
8
5
15
10
25
12,5 30
50
15
4
fmin, МГц
0
30
0,4
2
1
10
0,2
1
0,5
2,5
1
7
1
10
0,1
5
0,5
5
2
8
0,3
20
0
70
fmax, МГц
16
1
6
17
18
1
10
1
7
Задание 3. Расчет джиттера воспроизведенных сигналов
Тракт воспроизведения цифрового сигнала в приемнике состоит из
предусилителя с коэффициентом усиления K У , фильтра нижних частот
(ФНЧ) с частотой среза f ФНЧ и коэффициентом передачи K ФНЧ  1 , усилителя
с автоматической регулировкой усиления АРУ, обеспечивающего стабильную амплитуду выходного напряжения U SO , и компаратора – детектора перехода сигнала через уровень нуля (рис.1.14). Входное синусоидальное напряжение с амплитудой U SI и частотой f I воспроизводится на фоне шума, заданного среднеквадратической плотностью двух источников u N 1 и u N 2 .
42
Каскады
усиления
имеют
соб-
ственные шумы, приведенные к
входу среднеквадратические зна-
uNУ
ным численным значениям пара-
USO, uNO
UФ , UNФ
uN1
USI, fI
KУ
чения которых составляют соответственно u NУ и uNАРУ. По задан-
uNАРУ
ФНЧ
0…fв
Var
АРУ
uN2
==
UO
Рисунок 1.14 – Структура тракта усиления и
формирования цифровых сигналов
метров сигналов и усилительных каскадов своего варианта (табл.1.13) опре-
Вариант
Таблица 1.13
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
USI,
мВ
10
5
20
1
2
5
KУ, USО, fФНЧ, Среднеквадратическая плотность шума, нВ Гц
МГц В/В
В МГц
uN1
uN2
uNУ
uNАРУ
fI,
1
2
5
10
20
1
2
5
10
20
1
2
5
10
20
1
2
5
10
20
1
2
5
10
20
1
2
5
10
20
50
150
40
250
150
100
1
2
0,5
1
2
1
2
0,5
1
2
1
2
0,5
1
2
1
2
0,5
1
2
1
2
0,5
1
2
1
2
0,5
1
2
3
5
10
25
50
3
5
10
25
50
3
5
10
25
50
3
5
10
25
50
3
5
10
25
50
3
5
10
25
50
100
200
300
50
50
100
200
300
50
50
100
200
300
50
50
100
200
300
50
50
100
200
300
50
50
100
200
300
50
50
50
100
100
150
300
50
100
100
150
300
50
100
100
150
300
50
100
100
150
300
50
100
100
150
300
50
100
100
150
300
50
50
200
150
100
50
50
200
150
100
50
50
200
150
100
50
50
200
150
100
50
50
200
150
100
50
50
200
150
100
1000
500
800
400
1000
1000
500
800
400
1000
1000
500
800
400
1000
1000
500
800
400
1000
1000
500
800
400
1000
1000
500
800
400
1000
43
делите среднеквадратическое отклонение сформированного выходного импульса от номинальной временной позиции (джиттер).
Пример выполнения
Пусть заданы следующие параметры анализируемого устройства
(табл.1.14). Для определения среднеквадратического отклонения временной
позиции сформированного выходного импульса (джиттера) необходимо
знать скорость изменения напряжения сигнала и среднеквадратическое отклонение шумового напряжения на входе компаратора, по которым джиттер
находится по формуле
 dU SO ( t ) 
,
dt


 t   NO 
где U SO ( t ) и  NO - соответственно напряжение сигнала и норма шума на выходе линейного тракта – входе компаратора.
Таблица 1.14
USI,
мВ
25
fI,
KУ, USО, fФНЧ,
МГц В/В
3
10
Среднеквадратическая плотность шума, нВ
Гц
В
МГц
uN1
uN2
uNУ
uNАРУ
2
10
100
200
100
500
Что касается скорости изменения напряжения сигнала, то ее несложно
вычислить при известной форме и частоте сигнала, поскольку амплитуда известна и поддерживается петлей АРУ равной U SO . Для синусоидального
напряжения в нашем примере:
dU SO ( t ) d U SO sin 2f I t 

 2f I U SO cos2f I t  .
dt
dt
В момент пересечения синусоидой нулевого уровня ( t  0 ) скорость нарастания напряжения составит
dU SO ( t )
 2f I U SO  2  3,14  3  10 6  2  37 ,68  10 6
dt
В с  .
44
Общий коэффициент усиления ли-
КФ
нейной части тракта определяется отноf
шением U SO U SI , поэтому коэффициент
усиления второго каскада с АРУ устанав-
f
ливается на уровне
K АРУ 
uN
U SO U SI 2 25 10 3

 8.
KУ
10
UN
Так как шум, возникающий в разных точках устройства, задан среднеквадратической плотностью
uN ,
то для
f
Рисунок 1.15 – К расчету напряжения
шума
нахождения шумового напряжения следует учесть полосу частот, в которой оно воспроизводится на выходе линейной части тракта. Если, как показано на рис.1.15, фильтр имеет полосу пропускания f , охватывающую спектр полезного сигнала, то напряжение шума
численно находится как площадь фигуры под кривой плотности шума, ограниченной слева и справа границами полосы пропускания фильтра. В случае
равномерного распределения шума («белый шум») напряжение шума находится простым умножением среднеквадратической плотности на корень
квадратный из полосы частот.
Поскольку в задании оговорены приведенные к входам значения плотности шума каскадов, то на входе первого каскада действуют три источника
шума, суммарная среднеквадратическая плотность шума определяется геометрическим сложением составляющих:
2
u NI  u N2 1  u N2 2  u NУ
 1002  2002  1002  245
нВ

Гц .
Эта плотность шума, как и полезный сигнал, увеличивается первым каскадом
усиления в K У раз, далее к нему прибавляется плотность шума каскада АРУ,
и происходит дальнейшее усиление в K АРУ . После фильтрации шумового
напряжения в ФНЧ его среднеквадратическое значение составит
45
 NO  K АРУ KУ u NI  u NААР  f ФНЧ 
 810  0,245 10 6  0,5 10 6  10 10 6  74,6 10 3
B  .
Среднеквадратическое значение отклонения позиции импульса от номинальной позиции равно:
 dU SO ( t ) 
3
6
9
  74,6  10 37 ,68  10  1,98  10
dt


c  .
 t   NO 
Таким образом, расчетное значение джиттера составляет 1,98 нс.
1.1.2.5 Передача и усиление сигналов
В процессе воспроизведения аналоговых сигналов маломощных источников (магнитная или оптическая головка, датчик Холла и пр.) до этапа формирования они должны быть усилены без искажения исходной формы. Для
этого усилитель должен обладать:
1) линейной передаточной (амплитудной) характеристикой U O  U O U I  ,
то есть иметь одинаковый коэффициент усиления во всем динамическом
диапазоне входного напряжения;
2) плоской амплитудно-частотной характеристикой (АЧХ) K  j   K  
в полосе усиливаемых частот, которая отсчитывается по уровню -3дБ
( K0
2 , где K 0 - коэффициент усиления в центре полосы - рис.1.16). Данное
условие гарантирует одинаковое усиление всех спектральных составляющих
сигнала;
К()
3) линейной фазо-частотной ха-
К0
К0/√2
рактеристикой (ФЧХ) (  )  t з , что
обеспечивает одинаковое время задержв
н
ки всех спектральных составляющих
Групповое время запаздывания tзо опре-


деляется из ФЧХ как
φ()
t з 0  (  ) /   tg .
Рабочие
характеристики
линии
Рисунок 1.16 – Амплитудночастотная и фазо-частотная
характеристики
линейного усилителя
46
связи определяются преимущественно ее длиной, практически любую цепь
передачи высокочастотных сигналов можно считать электрически длинной.
В длинной линии время задержки превышает половину длительности фронта
или спада сигнала. Помехи появляются в длинной линии после окончания
фронтов и могут нарушить работу схемы. Скорость распространения сигнала
в линии равна V  C
 , где С – скорость света в вакууме (30 см/нс),  - ди-
электрическая постоянная среды распространения. В реальной линии скорость составляет V  15 20 см/нс. Время задержки сигнала в линии зависит от
ее длины и равно T0  l V , где l – длина линии.
Схема замещения длинной линии без потерь представляется последовательной цепочкой Г-образных L0C0-звеньев, где L0 и C0 – погонные (приходящиеся на единицу длины) индуктивность и емкость. Основной параметр
длинной линии - волновое сопротивление Z 0  L0 C0 , время задержки одного
звена схемы замещения определяется формулой t0  L0C0 .
Помехи в длинной линии называются отражениями, они обусловлены
неоднородностями линии или несогласованностью сопротивления нагрузки
ZH с волновым сопротивлением Z0, в результате чего возникают прямая и обратная волны, которые называют падающей волной и отраженной волной.
Степень согласованности длинной линии определяется коэффициентом отражения K отр  p   u отр  p  u пад  p  . Если сопротивление нагрузки не имеет реактивных составляющих ( Z H  p  RH ), то
K отр 
RH  Z 0
.
RH  Z 0
В соответствии с данным выражением при RН < Z0 коэффициент отражения имеет отрицательный знак, и, следовательно, отраженная волна инвертируется. Если же RН > Z0, то коэффициент отражения положителен, и отраженная волна не инвертируется. Значение K отр в зависимости от отношения
RН и Z0 может меняться от –1 (RН = 0 – короткое замыкание в конце линии) до
+1 (RН = ∞ – разомкнутый конец линии). В согласованной линии связи сопро47
тивление нагрузки равно волновому сопротивлению, коэффициент отражения равен нулю (отраженная волна не возникает), вся мощность сигнала попадает в нагрузку, и сам сигнал не искажается. Согласование может осуществляться по выходу линии, по ее входу, а также одновременно по выходу
и по входу. При этом различают параллельное и последовательное согласование.
Схема параллельного согласования линии зависит от соотношения
между ее волновым сопротивлением и сопротивлением нагрузки. Если сопротивление нагрузки RН (входное сопротивление приемника RI) больше
волнового сопротивления линии
>
UI
Z0, то вход принимающего эле-
>
UO
Z0
мента шунтируют параллельным
RШ
RI
резистором RШ, сопротивление
а)
которого выбирается таким образом, чтобы эквивалентное сопро-
>
UI
RП
Z0
тивление нагрузки стало равным
волновому
>
(рис.1.17а). В том случае, когда
входное сопротивление приемника RI меньше волнового сопротивления линии Z0, необходимо
увеличить сопротивление нагрузки включением резистора RП последовательно с RI (рис.1.17б).
RI
UO
сопротивлению
б)
>
UI
RП
UO
>
Z0
U *I
в)
Рисунок 1.17 – Параллельное (а, б) и последовательное (б) согласование линии
связи
Последовательное согласование по входу линии связи применяется в
том случае, когда входное сопротивление приемника намного превышает
волновое сопротивление линии. На входе линии устанавливается резистор
RП, сопротивление которого в сумме с выходным сопротивлением передатчика должно быть равным волновому сопротивлению Z0 (рис.1.17в). По ли-
48
нии распространяется падающая волна половинной амплитуды, однако в момент достижения приемника ввиду отражения с близким к единице коэффициентом на входе приемника оказывается уже сигнал полной амплитуды. Если при параллельном согласовании переходной процесс завершается после
прохождения сигнала по линии, то длительность переходного процесса при
последовательном согласовании в два раза превышает время распространения сигнала по линии (отраженная волна должна вернуться к передатчику).
Задание 1. Частотные характеристики линейного усилителя
Изобразите АЧХ и ФЧХ усилителя с коэффициентом усиления 10 для
неискаженного усиления сигналов сложной формы, поступающих с частотой
от fmin до fmax при условии, что форма сигнала содержит частотные составляющие вплоть до i-ой гармоники (вариант по табл.1.15).
Таблица 1.15
Вариант
Параметры сигна- 1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
ла
fmin, МГц 0,1 0,2 0,8 0
1 1,5 0,5 10 5
0 0,7 15 3 1,2
3
fmax, МГц 0,5 0,6 1,6 1
2 3,5 1,5 30 25 0,7 2,5 40 10 4,8
8
3
7
i
5
3
7
5
7
5
3
7
5
3
7
5
3
Продолжение табл.1.15
Вариант
Парамет-
ры сигна- 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
ла
fmin, МГц 10
0 0,7 15 3 1,2 3 0,1 0,2 0,8 0
1 1,5 0,5
fmax, МГц 30 25 0,7 2,5 40 10 4,8 8 0,5 0,6 1,6 1
2 3,5 1,5
i
3
5
7
5
3
7
5
3
7
5
3
7
5
3
7
5
49
Задание 2. Отражение в несогласованной линии передачи
Определите, на какое сопротивление нагружена коаксиальная линия
связи с волновым сопротивлением Z 0 , если при передаче сигнала амплитудой
U пад в ней возникает отраженная волна амплитудой U отр (см. табл.1.16 по ва-
рианту).
Таблица 1.16
Параметры схемы
Вариант
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
U пад , В
U отр , В
1
2
3
5
10
1
2
3
5
10
1
2
3
5
10
-1
-0,5
1
3
5
-0,3
1
2
2
0
-0,4
-1
1,5
-4
6
Z 0 , Ом
50
75 100 150 200 300 50
50
75 100
75 100 150 200 300
Продолжение табл.1.16
Параметры схемы
U пад , В
U отр , В
Z 0 , Ом
Вариант
16
17
18
19 20
21
22
23
24
25
26
27
28
29
30
3
5
10
1
3
5
10
1
2
3
5
10
1
2
2
2
0 -0,4 -1
1,5
-4
6
-1
-0,5
1
3
5
-0,3
1
50
75 100 300
2
150 200 300 50 75 100 50
75 100 150 200
Задание 3.Согласование линии связи
По варианту задания (табл.1.17) предложите схему согласования линии
связи в виде витой пары проводом с волновым сопротивлением Z 0 при известном входном сопротивлении приемника RI и выходном сопротивлении
передатчика, близком к нулю.
Таблица 1.17
Вариант
Параметры схемы
1
2
7
8
Z 0 , Ом
50
75 100 150 200 300 50
75
RI , Ом
100
50
3
4
5
6
9
10
11
12
13
14
15
100 150 200 300
50
75 100
∞ 100 500 ∞ 150 25 300 300 100 1000 200 150 150
50
Продолжение табл.1.17
Параметры схемы
Вариант
Z 0 , Ом
16 17 18 19 20 21 22 23 24
150 200 300 50 75 100 150 200 300
25
50
26
75
27 28 29 30
100 150 200 300
RI , Ом
100 500 500 ∞ 220 75 300 150 400
15
200 130 120 2000 50
1.2 Проектирование и анализ функциональных узлов
1.2.1 Общие упражнения
1. С помощью логических преобразований покажите, что
A  B  AB  A B ,
A  B  ( A  B )( A  B ).
2. Спроектируйте устройство на элементах И-НЕ для анализа трехразрядного двоичного числа А, вырабатывающее сигнал при А  310 ( 011).
3. Найдите логическое выражение для каждого разряда произведения
двух двухразрядных чисел Z  A  B и предложите схему его реализации
(результат - четырехразрядное число).
4. На мультиплексоре «81» постройте схему, показывающую, содержит
ли данный месяц (номер месяца - адрес мультиплексора) 31 день. Рекомендуется использовать способ применения мультиплексора меньшей разрядности, описанный в учебнике. Синтезируйте аналогичную
схему на логических вентилях.
5. На
мультиплексоре
«41»
Y  ( X 1  X 2 )( X 1  X 2  X 3 ).
реализуйте
логическую
функцию
Сравните ее с аналогичной схемой на венти-
лях И-НЕ.
6. Синтезируйте на вентилях И-НЕ приоритетный шифратор, образующий на своих двух выходах Y1, Y0 номер старшего разряда входного четырехразрядного числа Х3Х2Х1Х0, в котором имеется единица, независимо от содержания младших разрядов.
51
7. Синтезируйте на элементах И-НЕ логическую схему трехвходового
мажоритарного элемента, логическое состояние выхода которого совпадает с логическим состоянием большинства входов.
8. * Синтезируйте схему полувычитателя, не учитывающего сигнала заема из младшего разряда (ai, bi - уменьшаемое и вычитаемое, pi - разрядная разность, gi – заем из старшего разряда).
9. * Синтезируйте схему полного одноразрядного вычитателя (ai, bi, ci входы соответственно уменьшаемого, вычитаемого и заема от младшего разряда, di и ci+1 - выходы разрядной разности и заема из старшего
разряда). Составьте схему вычитателя с использованием готовых полувычитателей по п.8.
10.* Предложите функциональную схему компаратора трехразрядных
двоичных чисел на основе мультиплексора и дешифратора.
11.* Синтезируйте логическую структуру преобразователя двоичного кода
в код управления семисегментным индикатором.
12.* Составьте таблицу умножения для семиричной системы счисления.
13.* Предложите схему двоично-семиричного сумматора на основе дво14.Спроектируйте JK-триггер на базе триггера
J
K
типа D и элементов И-НЕ (комбинационная
схема) в соответствии с предложенной
Комбинационная
схема
ичного трехразрядного сумматора.
D* D
а
Q
C
C
структурой
15.Постройте временные диаграммы работы предложенной триггерной
схемы
D
X
C
Т
&
&
Y1
Y2
52
16.Постройте временную диаграмму выходного сигнала JK-триггера с
прямым динамическим управлением для заданных последовательностей входных сигналов
С
J
K
17.* На информационный и синхронизирующий входы D-триггера с динамическим управлением поступают импульсы с длительностями, равными половинам их периодов, с близкими, но не равными частотами f1
и f2. Докажите путем построения временных диаграмм, что частота выходных сигналов равна разности входных частот.
18.* На основе D-триггера с динамическим управлением и вентиля И
предложите схему, выделяющую первый импульс входной последовательности импульсов.
19.Предложите схему тактируемого (синхронного) RS-триггера на элементах ИЛИ-НЕ.
20.Синтезируйте схему асинхронного RS-триггера на базе элементов ИНЕ, которая остается в прежнем состоянии, как в отсутствии, так и при
одновременной подаче обоих входных сигналов S и R.
21.* Синтезируйте 3-хразрядный регистр на D-триггерах, который управляется сигналом А. При A  0 по тактовому сигналу С в регистр осуществляется параллельная запись информации, а при A  1 - сдвиг информации вправо с последовательным обнулением разрядов. В качестве межразрядных коммутаторов используйте элементы И-ИЛИ-НЕ.
22.* Предложите схему 3-хразрядного генератора унитарного кода на Dтриггерах, снабженную управляющим RS-триггером, осуществляющую
53
продвижение предварительно записанной «1» с периодическим изменением направления сдвига после ее переходов в крайние разряды регистра.
23.Спроектируйте на JK-триггерах счетчик Джонсона с модулем счета,
равным 8.
24.Синтезируйте синхронный счетчик импульсов с модулем счета, равным 3, на триггерах типа D. Постройте временные диаграммы его работы.
25.На основе микросхемы 4-хразрядного двоичного счетчика, снабженного входом сброса, постройте схему счетчика импульсов с модулем счета, равным 11.
26.* Предложите схему формирователя длительности одиночного импульса (одновибратора) на основе синхронных триггеров, тактируемых импульсами опорного генератора. Длительность формируемого импульса
должна быть равной двум тактовым периодам.
27.* На основе синхронных триггеров предложите схему делителя частоты с дробным коэффициентом деления 2,5. Входные импульсы поступают со скважностью (отношением периода к длительности импульса)
равной 2.
28. * На базе реверсивного сдвигающего регистра предложите схему реверсивного счетчика Джонсона, который сначала заполняется единицами слева направо, после чего происходит его потактное освобождение от единиц справа налево. Далее работа устройства циклически повторяется.
29. * На основе JK-триггеров и логических вентилей спроектируйте схему,
пропускающую на выход каждый третий входной импульс без изменения его длительности.
54
1.2.2 Индивидуальные задания
1.2.2.1 Синтез логической структуры и разработка схемы
Логика функционирования комбинацион-
Таблица 1.17
ного узла может задаваться словесным описанием, таблицей истинности, графиком или булевым алгебраическим выражением. Схема комбинационного узла зависит от принятой элементной
базы.
Алгебраическое
выражение
представляют чаще всего в дизъюнктивной
нормальной форме (ДНФ) – в виде дизъюнкции
конъюнкций с минимальным числом членов.
Рассмотрим в качестве примера процедуру
синтеза устройства для анализа двоичного номера месяца X3X2X1X0, выходная функция Y ко-
Месяц
Январь
Февраль
Март
Апрель
Май
Июнь
Июль
Август
Сентябрь
Октябрь
Ноябрь
Декабрь
-
X3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Номер
X2 X1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
X0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Y
х
1
0
1
0
1
0
1
1
0
1
0
1
х
х
х
торого принимает значение «1» в тех случаях,
когда месяц содержит 31 день. Составим таблицу истинности (табл.1.17), которая содержит 2n строк, где n  4 – число аргументов функции. На тех наборах аргументов, где функция не определена (номера 0, 13 … 15), впишем
значение «х» – неопределенное состояние.
Непосредственно по таблице можно записать функцию Y в совершенной дизъюнктивной нормальной форме (СДНФ) – дизъюнкцию конъюнкций,
каждой из которых соответствует строка таблицы, где функция истинна:
Y  X 3 X 2 X 1 X 0  X 3 X 2 X1 X 0  X 3 X 2 X 1 X 0  X 3 X 2 X1 X 0 
 X 3 X 2 X 1 X 0  X 3 X 2 X1 X 0  X 3 X 2 X 1 X 0 .
Функция в таком представлении не нуждается в дальнейшем упрощении, если реализуется логическим блоком табличного типа (LUT – Look-Up Table).
Если комбинационный узел реализуется на основе логических вентилей, то
для сокращения аппаратных затрат логическое выражение предварительно
минимизируют. В том случае, когда число аргументов функции не больше
55
шести, для минимизации удобно воспользоваться простым и наглядным способом карт Карно, объединение смежных клеток в которых эквивалентно
операции склеивания.
В рассматриваемом примере используется карта Карно для четырех аргументов, которая содержит 16 клеток по числу строк таблицы истинности
(рис.1.18). Каждая конъюнкция, которая войдет в минимальную ДНФ
(МДНФ), получается объединением 2 m смежных клеток, причем в объединение могут войти пара клеток, клетки, образующие целую строку или пару
строк, столбец или пару смежных столбцов, клетки, образующие квадрат.
Чем больше клеток войдет в объединение, тем проще получится конъюнкция.
Смежными в карте считаются также клетки, которые оказались бы смежными при скручивании карты в цилиндр либо вокруг горизонтальной, либо вокруг вертикальной оси.
Если на каких-то комбинациях аргументов функция не определена («х»
в клетке карты), то это упрощает минимизацию, поскольку неопределенному
состоянию можно приписать произвольно либо значение 0, либо 1 с включением в объединение. Рис.1.18 иллюстрирует процедуру записи функции Y в
форме МДНФ. Если в данное объединение аргумент входит в прямом и инверсном виде, то он исключается из конъюнкции. Так для верхнего горизонтального объединения двух клеток имеем


X 3 X 2 X 1 X 0  X 3 X 2 X1 X 0  X 3 X 2 X 0 X 1  X1  X 3 X 2 X 0 ,
поскольку X 1  X 1   1 .
X1
X1 X0
X0
X3 X2
00
01
11
10
00
x
1
1
0
01
0
1
0
1
11
1
x
x
x
10
1
0
0
1
X2
X3
Y  X 3 X 2  X 3 X 0  X 2 X1 X 0  X 3 X 2 X 0  X 3 X 2 X1
Рисунок 1.18 – Минимизация логической функции с помощью карты Карно
56
Следующим этапом синтеза является переход к функциональной схеме,
которая строится непосредственно по логическому выражению функции. Так
как выражение содержит дизъюнкцию пяти конъюнкций, то выходным элементом схемы будет вентиль ИЛИ с пятью входами. Для образования каждой
конъюнкции потребуется отдельный вентиль И с соответствующим числом
входов. Наконец для образования инверсий
X3
аргументов, входящих в конъюнкции необходимы инверторы (вентили НЕ). Логиче-
1
1
X2
1
щая полученному выражению, представленачертания связей использовано обозначе-
X1
X0
1
ние шины, входящие в которую линии связи
пронумерованы
соответствующими
цифрами.
&
3
2
1
ская структура устройства, соответствуюна на рис.1.19. В схеме для упрощения
1
3
7
4
3
5
7
5
6
2
7
2
4
5
4
6
&
1
&
Y
&
&
Рисунок 1.19 – Логическая
структура устройства
Схема построена в логическом базисе И, ИЛИ, НЕ. Иногда ввиду ограниченного функционального набора элементов выгоден переход к сокращенному базису, например И, НЕ. Переход осуществляется путем замены дизъюнкций конъюнкциями по правилу де Моргана:
Y  X 3 X 2  X 3 X 0  X 2 X1 X 0  X 3 X 2 X 0  X 3 X 2 X1 
 X 3 X 2  X 3 X 0  X 2 X1 X 0  X 3 X 2 X 0  X 3 X 2 X1 
 X 3 X 2  X 3 X 0  X 2 X1 X 0  X 3 X 2 X 0  X 3 X 2 X 1.
Подобным образом может быть синтезирован любой комбинационный узел.
Многие комбинационные узлы ввиду широкого применения получили
специальные наименования и выпускаются как самостоятельные микросхемы, либо входят как стандартные ячейки в библиотеки программируемых
БИС. К таким узлам относятся мультиплексоры и демультиплексоры, шифраторы и дешифраторы, компараторы, некоторые преобразователи кодов,
схемы контроля передачи информации, арифметические устройства.
57
Задание 1. Синтез комбинационного узла
Синтезируйте на логических вентилях И, ИЛИ, НЕ комбинационный
узел с пятью входами двоичного числа x4 x3 x2 x1 x0 , выход которого принимает состояние «1» при значениях входных чисел, десятичные эквиваленты которых указаны в табл.1.18 по вариантам.
Таблица 1.18
Десятичные эквиваленты х4х3х2х1х0
Вариант
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
7
2
31
15
25
1
6
20
4
11
26
1
7
3
9
15
5
3
2
12
31
8
10
22
2
30
2
22
6
10
11
8
26
21
17
7
12
5
1
13
20
3
1
9
13
4
31
5
13
6
23
22
15
31
5
12
5
25
27
4
1
25
23
29
9
15
3
25
27
6
1
7
3
24
2
30
9
11
3
27
19
5
21
15
9
5
11
13
12
3
27
6
7
16
11
3
7
11
17
28
21
13
8
17
1
3
20
22
5
13
12
30
6
3
17
8
17
29
31
11
10
13
7
1
20
2
13
3
8
22
9
19
2
11
22
Продолжение табл.1.18
58
Вариант
Так
Десятичные эквиваленты х4х3х2х1х0
т
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
29
11
5
4
10
23
1
20
12
2
13
7
28
30
8
26
17
30
9
14
27
2
19
3
1
14
5
25
26
16
21
30
10
19
3
30
9
25
14
7
15
3
13
12
7
13
20
25
30
8
12
5
1
5
6
21
9
19
20
4
24
10
15
23
31
15
23
8
17
22
26
16
3
3
25
16
6
20
26
11
22
26
5
22
31
15
26
11
7
31
2
9
1
1
13
1
12
7
29
15
2
22
7
11
13
5
2
3
21
19
8
15
3
11
20
4
31
14
22
2
18
8
7
13
2
5
8
28
7
3
3
13
1
5
17
Задание 2. Синтез узла в заданном логическом базисе
Синтезируйте в заданном логическом базисе устройство для воспроизведения функции трех аргументов в соответствии с вариантом, указанным в
табл.1.19.
Таблица 1.19
Функция
Используемые элементы
И, НЕ
ИЛИ, НЕ
y   x1  x2 x3  x1 x2
1
2
y  x1  x3 x 2  x1 x2
3
4
5
6


y  x x  x x   x x
y  x  x x x  x x
y  x1  x 2 x3  x1 x2 x 3
1
1
3
3
2
1
2
3
1
2
 x 2 x3

7
8
2
3
 x1 x2
9
10

59
y  x1  x2 x 3  x1 x2 x3
11
12

13
14
15
16
17
18
19
20
y  x1 x2 x 3  x1 x 2  x1 x2 x3
21
22
y  x1 x 2 x 3
23
24
25
26
27
28
29
30


y  x  x x  x x  x 
y  x x  x x x  x x  x 
y  x1 x3  x2 x 3  x2  x1 x 2 x3
1
1
2
2
3
1
1
2
3
2
2
3
3
1
y  x1 x2 x 3  x1 x 2 x3  x1 x2 x3

 x x
1
2

 x x x
1
2
3
y  x1 x2  x1 x 2 x3  x1 x2 x 3


y  x1 x2  x2 x 3  x1 x2 x 3  x 2 x3



y  x1 x 3  x1 x 2 x3  x 3  x1 x2
Работоспособность синтезированной функциональной схемы рекомендуется
проверить путем моделирования схемы в среде Electronics Workbench.
Пример выполнения


Пусть задана функция в форме ДНФ y  x1 x2  x 2 x 3  x1 x 2  x1 x2 x 3 ,
которую необходимо реализовать в логическом базисе И, НЕ. Запись функции, возможно, не является оптимальной и может быть упрощена. С этой целью заполним таблицу истинности функции,
Таблица 1.20
подставляя в заданную формулу значения аргументов каждой строки (табл.1.20). Минимизируем функцию с помощью карты Карно
(рис.1.21а), объединения клеток в которых
дают
выражение
y  x1 x 2  x 2 x 3  x1 x2 .
в
форме
Преобразуем
МДНФ:
далее
x1
0
0
0
0
1
1
1
1
x2
0
0
1
1
0
0
1
1
x3
0
1
0
1
0
1
0
1
y
1
1
0
0
1
0
1
1
выражение к базису И, НЕ, воспользовавшись
правилом де Моргана:
60
y  x1 x 2  x 2 x 3  x1 x2  x1 x 2  x 2 x 3  x1 x2 
 x1 x 2  x 2 x 3  x1 x2 .
Из полученного выражения, содержащего лишь операции И и НЕ, непосредственно следует логическая структура устройства (рис.1.21б).
x1
x1
x2 x3
&
1
y
00
01
11
10
0
1
1
0
0
1
1
0
1
1
&
&
x2
y
1
&
1
x3
а)
Рисунок 1.21 – Минимизация
функции и построениеб)
структуры устройства
Примечание. Для приведения к базису ИЛИ, НЕ правило де Моргана применяется в следующем порядке:


y  x1 x 2  x 2 x 3  x1 x2  x1 x 2  x 2 x 3  x1 x2  x1  x2   x2  x3   x1  x 2 .
Задание 3. Разработка принципиальной схемы
Синтезируйте комбинационный преобразователь четырехразрядного
двоичного кода на логических вентилях И-НЕ в соответствии с вариантом
задания (табл.1.21) и разработайте принципиальную схему преобразователя
на микросхемах ТТЛШ серии
К555
предлагаемых
типов
(рис.1.22). В табл.1.21 входные и
выходные двоичные слова представлены в виде их десятичных
эквивалентов.
К555ЛА1
1
2
4
5
&
9
10
12
13
4
&
6
8
К555ЛА2
1
2
3
4
5
6
11
12
К555ЛА3
1
&
К555ЛА4
1
2
13
&
12
6
3
4
5
&
6
8
9
10
11
&
8
&
3
&
&
2
8
4
5
9
10
12
Питание:
5В – вывод 14
0В – вывод 07
13
&
11
Рисунок 1.22 – Микросхемы ТТЛШ серии К555
Пример выполнения
61
Пусть требуется спроектировать преобразователь кода, который по
входным словам x3 x2 x1 x0 с десятичными эквивалентами от 0 до 9 вырабатывает на своих выходах двоичные слова y3 y 2 y1 y0 соответственно 0, 5, 10, 13,
15, 14, 9, 3, 1, 2. Составим таблицу истинности для логических функций y3 , y2 , y1 и y0 четырех двоичных аргументов x3 , x2 , x1 , x0 . Чтобы записать
алгебраические выражения функций в минимальной ДНФ, перенесем содержимое строк таблицы истинности в клетки карт Карно для каждой функции и
выполним далее объединения смежных клеток (рис.1.23). Применение правил де Моргана позволяет привести выражения функций к заданному базису:

 

y3  x2 x1  x 2 x1  x1 x 0  x2 x1  x 2 x1  x1 x 0  x2 x1  x 2 x1  x1 x 0 ,


y 2  x2 x1  x1 x0  x2 x1  x1 x0 ,
 

 x x  x x  x x   x

y1  x2 x1  x2 x0  x3 x0  x 2 x1 x 0  x2 x1  x2 x0   x3 x0   x 2 x1 x 0 ,
y0  x2 x 0  x3 x 0  x1 x0  x 3 x 2 x0
2
0
3
0
1 0
3

x 2 x0 .
Таблица 1.21
Входное
Выходное слово по варианту
слово
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
0
1
2
3
0
1
8
2
11
0
10
5
13 15
7
15
1
5
4
8
12
2
7
15
0
3
9
6
11
1
8
0
2
3
8
15 10
3
6
3
15
2
8
7
12 14
0
11
3
7
15 14
6
4
1
14
3
5
7
8
10
2
1
1
4
9
14
0
7
5
2
4
2
15
1
9
1
13
5
10
5
15
7
11
5
6
3
13
1
7
2
10
2
3
3
3
6
0
3
7
3
7
5
5
14
4
0
11
5
12 12
9
7
11
0
2
1
8
0
12 12 12
3
12
3
4
14 14
8
13
5
5
11 11
9
9
10 10
5
0
9
9
2
2
9
2
9
4
4
13 15
0
13
11
3
8
0
13
8
1
Продолжение табл. 1.21
62
Входное
Выходное слово по варианту
слово
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
0
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
1
0
15
0
5
11
7
11
4
7
13
2
14 11 10 15
3
11 12 10 11
3
4
5
12
6
11
3
1
13 14
0
2
8
10 13 10
9
6
10
2
1
0
4
9
15
0
7
5
2
4
2
15
1
9
1
13
5
10
5
11 12 11
5
6
3
13
1
9
2
10
2
5
3
8
6
2
3
7
3
7
5
5
14
0
0
11
7
11 12
9
7
12
0
2
1
8
0
1
12 12
5
12
3
6
14 14
8
13
5
5
11 15
9
8
11 13
5
0
9
9
8
9
8
7
4
4
13 15
0
13
15
3
8
0
13 15
X(10)
0
1
2
3
4
5
6
7
8
9
x3
0
0
0
0
0
0
0
0
1
1
1
8
10 12
Аргументы
x2 x1 x0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
0 0 1
y2
x1 x0
Функции
y2 y1
0 0
1 0
0 1
1 0
1 1
1 1
0 0
0 1
0 0
0 1
01
11
10
00
0
0
1
0
01
1
1
0
11
x
x
10
0
0
1
y0
0
1
0
1
1
0
1
1
1
0
y1
01
11
10
00
0
0
1
1
01
1
1
0
1
11
x
x
x
x
10
0
0
x
x
y0
x1 x0
00
01
11
10
00
0
0
0
1
0
01
1
1
1
x
x
11
x
x
x
x
10
0
1
x3 x2
00
x3 x2
00
01
11
10
00
0
1
1
0
0
01
1
0
1
1
x
x
11
x
x
x
x
x
x
10
1
0
x
x
x3 x2
2
y3
x1 x0
x1 x0
00
x3 x2
y3
0
0
1
1
1
1
1
0
0
0
7
Рисунок 1.23 – Минимизация выходных функций преобразователя
63
Непосредственно из полученных уравнений следует логическая структура
устройства, которой соответствует принципиальная схема, показанная на
рис.1.24. В схеме использованы микросхемы из набора, представленного на
рис.1.22. Роль инверторов исполняют двухвходовые вентили И-НЕ с замкнутыми входами микросхемы D1. Для удобства чтения схемы использовано
обозначение шины (выделена утолщенной линией) – жгута проводников,
обозначенных цифрами.
x3
1
1
D1.1
&
3
2
x2
4
2
6
2
4
4
3 5
5
6
5
4 8
5
x1
&
8
x0
9
12
6
13
5
1
7 7
2
6
D2.1
&
D5.3
&
&
&
&
11
D2.2 1
6
2
13
&
12
y3
8
D2.3
D2.4
11
4
&
3
D3.2
& 6
5
y2
D3.1
D1.4
13
3
10
3
D1.3
10
12
1
D1.2
&
5
9
3
8 3
9
6
10
3
12
7
13
1
1
7
2
&
&
&
D3.3
8
D3.4
11
3
D6.1
1
2
4
5
&
6
y1
8
y0
D4.1
5В
0В
Питание микросхем:
5В – вывод 14
0В – вывод 07
4
5
8
9
10
11
&
3
4
&
8
5
1
9
8
10
5
12
7
13
8
D5.1
&
&
D4.2
6
D4.3
8
11
D6.2
9
10
12
13
&
D4.4
2
4
7
3
4
5
&
6
D5.2
Рисунок 1.24 – Принципиальная схема преобразователя:
D1 … D4 – К555ЛА3, D5 – К555ЛА4, D6 – К555ЛА1
64
1.2.2.2 Двоичная арифметика
Для выполнения арифметических операций числа представляют в прямом, обратном и дополнительном кодах.
В прямом коде знак n-разрядного числа с модулем A  an1an2 ...a1a0 во
всех этих кодах отображается значением приписываемого старшего разряда,
равным
0
для
положительных
и
1
для
отрицательных
чисел:
 A  0 an1an2 ...a1a0 ;  A  1 an1an2 ...a1a0 . Пример записи четырехразрядного
числа с использованием пятого знакового разряда:
Зн
0 1 0 1 0
Aпр ( 1010 )  
1 1 0 1 0
A0
A  0.
Обратный код целого числа определяется так:

0 A
Aобр   n

1 2  1  A

для положительных A

для отрицательных A.
Заметим, что число 2 n  1  11...11, поэтому 2n 1  A означает просто поразрядную инверсию модуля А. Пример записи того же числа в обратном коде:
З
0 1 0 1 0
Aобр ( 1010 )  
1 0 1 0 1
A0
A  0.
Дополнительный код определяется так:

для положительных A
0 A
Aдоп   n

1 2  A для отрицательных A.


Очевидно, что поскольку обратный код отрицательного числа является его
дополнением до 2 n  1 , а дополнительный – дополнением до 2 n , то дополнительный код можно получить из обратного добавлением единицы. Пример
записи числа в дополнительном коде:
ЗЗ
0 1 0 1 0
Aдоп ( 1010 )  
1 0 1 1 0
A0
A  0.
65
Из правила перевода отрицательного числа А из прямого кода в дополнительный код 2 n  A  следует и правило обратного перехода от дополнительного кода к прямому: A  2 n  Aдоп , то есть для такого обратного преобразования применяется то же правило – поразрядная инверсия с последующим
добавлением единицы.
Таким образом, представления положительного числа в прямом, обратном и дополнительном кодах совпадают. Обратный код отрицательного числа получают поразрядной инверсией прямого кода. Для записи отрицательного числа в дополнительном коде достаточно к поразрядной инверсии прямого кода (обратному коду отрицательного числа) прибавить единицу. Применение обратного и дополнительного кодов позволяет заменить операцию
вычитания чисел операцией сложения положительного числа с отрицательным, реализовать операции умножения (многократное сложение) и деления
(многократное вычитание).
Задание 1. Преобразование двоичных чисел
Заданную по варианту (табл.1.22) пару чисел преобразуйте из дополнительного кода в прямой, учитывая их знаки, отражаемые старшими разрядами. Представьте полученный результат в десятичной системе.
Таблица 1.22
Вариант
101111100
001010111
10
101101011
010100111
9
100001011
001101110
8
101011000
001101010
7
110010001
011001000
6
101101111
001100111
5
111010010
001011100
4
110100100
001111001
3
101011110
011001010
2
111011101
011011111
Доп. код
1
66
Продолжение табл.1.22
111001100
001011100
20
101101011
011100111
19
100111101
001101110
18
100011011
001101010
17
110011011
011110100
100001001
001011011
110011001
000011100
14
110101000
010000001
13
100101110
000101010
12
111101101
Доп. код
011011111
11
Вариант
15
16
Продолжение табл.1.22
111111100
001010100
30
101111011
010000111
29
100001101
000001110
28
100011000
001110110
27
110011111
011110000
100001111
001010011
111011101
000011100
24
110111000
010001001
23
100101110
000111010
22
110101101
Доп. код
011010001
21
Вариант
25
26
Задание 2. Арифметические операции
Выполните в дополнительном коде сложение и вычитание, а также
умножение двух шестиразрядных двоичных чисел А и В, десятичные эквиваленты которых даны в табл.1.23. Представьте операнды в виде двоичных чисел в прямом, обратном и дополнительном кодах с учетом их знака. Произведение образуется перемножением модулей операндов, знак произведения получается арифметическим сложением знаков операндов ЗнP  Зн A  ЗнB .
Операнды
Таблица 1.23
А
Вариант
1
2
3
4
5
6
7
8
9
10
37 -25 21 -13 5
55 50 11 -48 -15 17 53 17 -28 33 41 -29 37 39 -14
В -46 -31 -40 47 -23
8 -11 -45 -13 42 -38 10 -43 -34 29 -9 -30 25 -27 -44
67
Операнды
Продолжение табл. 1.23
Вариант
21
22
23
24
25
26
27
28
29
30
А
-17 37 26 15 -20 7
В
27 -15 35 -36 50 -47 36 -21 13 -19 -41 -27 21 22 -39 -35 35 37 -29 -19
25 -33 49 -27 -18 24 32 -19 9 -15 -16 23 20 -32
Операнды
Продолжение табл. 1.23
А
Вариант
11
12
13
14
15
16
17
18
19
20
34 -10 24 31 17 28 -31 -28 -12 29 23 43 -16 -32 37 -5 27 -18 -42 27
В -29 38 37 18
23 -23 -11 -33 28 -21 -30 12 -31 -17 28 55 19 39 -10 -25
Пример выполнения
Пусть A  36, B  21 . Каждое из этих чисел в двоичной системе счисления представляется как
A  a5  25  a4  2 4  a3  23  a2  2 2  a1  21  a0  20 
 a5  32  a4  16  a3  8  a2  4  a1  2  a0  1,
где 32, 16, 8, 4, 2, 1 – веса разрядов. Число А можно представить как
A  36  1 32  0 16  0  8  1 4  0  2  0 1 и, следовательно, записать в двоич-
ном коде как 100100 . После добавления старшего знакового разряда (для положительного числа 0) получим запись числа в прямом коде: A  0.100100 . В
обратном и дополнительном кодах запись положительного числа не отличается от его записи в прямом коде. Модуль числа В в двоичном виде записывается как 010101. Добавив знаковый разряд, получим Bпр  1.010101 . Обратный код отрицательного числа получается поразрядной инверсией его прямого кода, т.е. Bобр  1.101010 , а дополнительный код образуется путем прибавле-
68
ния единицы к обратному коду: Bдоп  1.101011 . Правило обратного преобразования числа из дополнительного в прямой код аналогично правилу прямого
преобразования. Такое преобразование может потребоваться в случае отрицательного знака результата сложения или вычитания.
Таким образом, заданные числа в разных кодах имеют вид:
Операнд
Десятичное
Прямой код
Обратный
Дополнительный
код
код
число
А
+36
0.100100
0.100100
0.100100
В
-21
1.010101
1.101010
1.101011
Сложение в дополнительном коде:
А
В
S
+
=
0.
1.
0.
1
1
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
=
15(10)
Вычитание в дополнительном коде ( S  A  B  A   B ):
А
0. 1 0 0 1 0 0
В + 0. 0 1 0 1 0 1
S = 0. 1 1 1 0 0 1 = 57(10)
Умножение:
А
В
Р
0.
 1.
=
1.
0
0
1
0
1
0
0
0
0
1
0
0
0
1
0
0
0
1
0
1
1
0
1
0
0
0
0
0
1
0
1
0
0
1
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
1
0
1
0
1
0
0
= 756(10)
69
1.2.2.3 Применение мультиплексора и дешифратора
Мультиплексоры могут применяться для:
- сбора информации от разных источников, которые подключаются к
разным информационным входам мультиплексора, адресное слово на котором задается вручную или автоматически. На выходе мультиплексора оказываются сигналы от того источника, порядковый номер которого равен двоичному значению адресного кода;
- преобразования кода из параллельной комбинации нулей и единиц на
информационных входах в последовательный код на выходе мультиплексора. Для этого адресный код мультиплексора последовательно изменяют с помощью счетчика тактовых импульсов, имеющего модуль счета, равный числу информационных входов мультиплексора. В соответствии с адресом
мультиплексор последовательно передает на выход двоичные символы с соответствующих информационных входов. Обратное преобразование последовательного кода в параллельный можно осуществить с помощью демультиплексора. С этой целью по тактам поступления разрядов последовательного кода изменяют адрес демультиплексора, который за счет этого распределяет разряды кода по группе выходов. Состояния выходов запоминают для
последующей передачи в шину данных;
- хранения информации, не изменяющейся во времени. Мультиплексор
в данном применении используется в качестве постоянного запоминающего
устройства (ПЗУ) емкостью 2 n  1 бит, информация в который вводится путем
подключения информационных входов к шинам 1 и 0. Выдача информации
из выбранной ячейки памяти выполняется сразу же после подачи адреса
ячейки на адресные входы мультиплексора. Такое ПЗУ очень просто перепрограммировать, изменяя порядок подключения информационных входов;
- воспроизведения произвольных логических функций n аргументов – по
существу то же самое ПЗУ. Порядок подключения входов мультиплексора к
шинам логических 0 и 1 в этом случае осуществляется по таблице истин-
70
ности. Аргументы xn1 ,...,x0 подаются на
адресные входы мультиплексора. Каждому адресу ставится в соответствие значе-
x0 x1 y
0
0
1
1
ние функции путем подключением выби-
0
1
1
0
0 MX
1
2
3
x0
x1
раемого информационного входа к шине
0 или 1. В качестве примера на рис.1.25
0
1
0
1
«0» «1»
y
y0
y1
Рисунок 1.25 – Воспроизведение
функции ИСКЛЮЧАЮЩЕЕ ИЛИ
приведена схема воспроизведения операции ИСКЛЮЧАЮЩЕЕ ИЛИ.
Существует также способ реализации логической функции (n+1)-ого
аргументов на мультиплексоре с n адресными входами за счет переноса одного из аргументов в число информационных сигналов. Пусть имеется таблица истинности для функции F трех аргументов x2, x1, x0 (рис.1.26). Расчленив мысленно таблицу на группы по две строки в каждой, заметим, что в
группе x2 и x1 неизменны, а x0 может быть равным 0 и 1. Выходной сигнал F
мультиплексора для каждой группы может принимать одно из четырех значений: 1, 0, x0 или x 0 . Если x2 и x1 подать на адресные входы, а информационные входы подключать
либо к шинам логических
0 или 1, либо подавать на
них x0 или x 0 , то схема будет реализовывать заданную функцию. Этот метод
годится и для большего
числа аргументов.
x2 x1 x0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
F
1
1
0
1
0
1
1
0
F(x0)
F 1
F  x0
F 0
F  x0
«1» «0»
x0
x0
x1
x2
0 MX
1
2
3
a0
a1
F
Рисунок 1.26 – Реализация мультиплексором
логической функции (n+1) аргументов
Для воспроизведения произвольных логических функций можно использовать и двоичный дешифратор. Действительно, на выходах дешифратора вырабатываются все конъюнктивные термы, которые только можно составить из данного числа аргументов. Логическая функция в СДНФ (без минимизации) представляет собой дизъюнкцию некоторого числа таких термов.
71
Собирая нужные термы с помощью вентиля ИЛИ, можно получить любую
функцию данных аргументов.
Для реализации функции на дешифраторе необходимо предварительно
перевести ее в форму СДНФ, что выполняется умножением каждой неполной
конъюнкции на xi  x i  , где xi - отсутствующий в конъюнкции аргумент.
Рассмотрим для примера воспроизведение двух функций y1, y2 трех аргументов x1, x2, x3: y1  x 3 x 2  x3 x1 , y2  x 3 x 2 x1  x2 x1 . Преобразуем функции в
СДНФ:
y1  x 3 x 2  x3 x1 
 x 3 x 2 x1  x1   x3 x1 x2  x 2  
 x 3 x 2 x1  x 3 x 2 x1  x3 x2 x1  x3 x 2 x1 ;
y 2  x 3 x 2 x1  x2 x1 
 x 3 x 2 x1  x2 x1 x3  x 3  
 x 3 x 2 x1  x3 x2 x1  x 3 x2 x1 .
Полученные выражения позволя-
x1
x2
x3
DC 0
1
2
0
3
1
4
2
5
6
7
x1x2x3
1
y1
1
y2
x1x2x3
Рисунок 1.27 Воспроизведение логических функций с помощью дешифратора
ют непосредственно перейти к схеме
(рис.1.27), в которой учтено, что конъюнкция x 3 x 2 x1 присутствует в обеих
функциях.
Задание 1. Реализация логической функции на мультиплексоре
Постройте на мультиплексоре «8→1» комбинационное устройство для
воспроизведения функции четырех аргументов в соответствии с вариантом
задания (табл.1.24).
72
Таблица 1.24
Аргументы
Значение функции по варианту
х3
х2
х1
х0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
0
0
0
0
0
1
0
0
1
1
1
1
0
0
1
1
0
0
0
0
0
0
1
1
0
1
1
0
1
0
0
1
1
0
1
1
1
0
0
0
1
0
0
1
1
1
0
0
0
1
1
0
1
0
0
1
1
0
0
1
1
1
0
0
1
1
0
1
1
0
1
1
0
1
0
1
0
1
0
0
1
0
1
0
1
1
1
0
1
1
0
1
1
0
0
0
1
0
1
0
0
0
0
0
0
1
0
1
1
1
1
1
0
1
0
1
1
0
0
1
0
0
1
1
0
1
0
0
0
0
1
0
0
0
1
1
1
1
1
1
1
0
1
1
0
0
0
1
0
0
1
1
1
0
0
0
0
0
1
1
1
0
0
1
1
1
0
0
0
1
0
1
0
0
1
0
1
1
1
0
1
1
1
1
1
0
1
1
0
0
1
0
1
0
1
1
0
1
0
0
1
1
0
0
1
1
0
1
1
1
0
1
1
1
0
0
0
1
1
1
0
0
1
1
1
1
0
1
1
1
0
0
0
1
1
0
0
1
0
0
1
0
0
0
0
1
0
1
1
0
1
1
0
1
1
1
1
0
1
1
1
0
1
1
0
0
1
1
1
0
0
1
1
0
1
0
1
1
1
1
1
0
0
0
1
1
1
1
1
0
1
1
1
0
0
1
1
1
0
1
1
1
1
0
73
Продолжение табл. 1.24
Аргументы
Значение функции по варианту
х3
х2
х1
х0 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
0
0
0
0
0
1
1
0
0
1
1
0
0
0
1
1
1
0
0
0
0
0
1
1
0
1
0
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
0
1
0
1
0
1
0
1
0
1
1
0
0
0
1
0
0
1
1
1
1
0
1
1
0
0
1
1
1
0
0
0
1
1
0
1
0
0
1
0
1
0
1
1
1
0
1
0
0
0
1
1
1
0
1
0
1
0
0
0
0
0
1
1
1
1
1
0
1
1
1
0
0
1
1
0
1
1
1
0
0
1
1
1
1
1
1
1
1
0
0
0
1
1
1
1
1
0
1
1
1
1
0
1
0
1
1
0
0
0
1
0
0
0
1
0
1
1
0
1
1
1
0
1
1
0
0
0
1
1
0
0
1
0
1
0
0
1
0
0
1
1
0
0
0
0
1
1
1
0
1
0
1
0
0
0
0
1
1
0
0
0
1
1
1
0
0
1
0
1
1
0
1
1
0
1
0
1
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
0
0
0
1
1
1
0
1
0
0
1
1
1
0
0
1
1
1
0
0
0
1
1
1
1
1
0
1
1
1
0
1
1
1
0
1
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0
1
1
1
1
1
0
1
1
1
0
Пример выполнения
Пусть функция четырех аргументов задана таблицей (табл.1.25). Поскольку число адресных входов мультиплексора на единицу меньше числа
аргументов функции, то разобьем таблицу истинности функции на группы по
паре строк и определим для каждой группы соотношение функции y и одного
из аргументов – x0. Подключив сигналы – аргументы x3 , x2 , x1 к соответствующим адресным входам мультиплексора (адрес в группе строк табл.1.24 неизменен), получим схему, показанную на рис.1.28.
74
Таблица 1.25
«0» «1»
x3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
x2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
x1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
x0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
y
0
1
1
1
0
0
0
1
1
1
0
1
1
1
1
0
D MX
0
1
2
3
4
5
6
7
y(x0)
y=x0
y=1
y=0
x0
y=x0
x1
x2
x3
1
y
A
0
1
2
y=1
Рисунок 1.28 – Схема воспроизведения функции на мультиплексоре
y=x0
y=1
y=x0
Задание 2. Синтез комбинационного узла
Синтезируйте комбинационный узел с пятью входами двоичного числа
x 4 x3 x 2 x1 x0 в двух вариантах – на основе мультиплексора 16→1 и пары де-
шифраторов 4→16. Выход узла принимает состояние «1» при значениях
входных чисел, десятичные эквиваленты которых указаны в табл.1.26 по вариантам.
Таблица 1.26
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
7
2
31
15
25
1
6
20
4
11
26
1
7
3
9
15
5
3
2
12
31
8
10
22
2
30
2
22
6
10
11
8
26
21
17
7
12
5
1
13
20
3
1
9
13
4
31
5
13
6
23
22
15
31
5
12
5
25
27
4
1
25
23
29
9
15
3
25
27
6
1
7
3
24
2
х4х3х2х1х0
Десятичные эквиваленты
Вариант
75
30
9
11
3
27
19
5
21
15
9
5
11
13
12
3
27
6
7
16
11
3
7
11
17
28
21
13
8
17
1
3
20
22
5
13
12
30
6
3
17
8
17
29
31
11
10
13
7
1
20
2
13
3
8
22
9
19
2
11
22
Продолжение табл.1.26
Вариант
Так
Десятичные эквиваленты х4х3х2х1х0
т
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
29
11
5
4
10
23
1
20
12
2
13
7
28
30
8
26
17
30
9
14
27
2
19
3
1
14
5
25
26
16
21
30
10
19
3
30
9
25
14
7
15
3
13
12
7
13
20
25
30
8
12
5
1
5
6
21
9
19
20
4
24
10
15
23
31
15
23
8
17
22
26
16
3
3
25
16
6
20
26
11
22
26
5
22
31
15
26
11
7
31
2
9
1
1
13
1
12
7
29
15
2
22
7
11
13
5
2
3
21
19
8
15
3
11
20
4
31
14
22
2
18
8
7
13
2
5
8
28
7
3
3
13
1
5
17
1.2.2.4 Синтез триггерной схемы
Триггер представляет собой простейший автомат с двумя устойчивыми
состояниями выхода, которым можно приписать значения 0 и 1. Синхронные
триггеры способны изменять свое состояние только в момент поступления
синхросигнала на его вход С (Clock). В большинстве случаев триггерная схема с произвольной логикой управления строится в виде синхронизируемого
76
элемента памяти (ЭП), функции возбуждеφ
ния которого φ и ψ (рис.1.29) задает комбинационная схема управления (КС), воспри-
X1
.
Xn
нимающая множество входных переменных
С
(X1 … Xn) и учитывающая внутреннее состо-
Рисунок 1.29 – Общая структура
триггера
яние ЭП. Работа триггера описывается таб-
.
.
.
КС
ψ
ЭП
Q
лицей состояний или характеристическим уравнением, отражающим связь
состояний триггера в смежные моменты времени до и после момента синхронизации. Для иллюстрации работы триггера удобно использовать временные диаграммы сигналов на входах и выходе. Как правило, ЭП в структуре
триггера имеет два взаимно инверсных выхода (Q – Quit и Q ).
Стандартными синхронными триггерами, которые могут использоваться в качестве ЭП, служат обычно триггеры типа D и JK. D-триггер имеет информационный вход D (Delay) и синхронизирующий вход С. Состояние информационного сигнала с D-входа передается на выход в момент поступления синхросигнала С, то есть с задержкой. JK-триггер имеет два информационных входа J (Jump) и K (Keep) и синхронизирующий вход С. В момент
синхронизации триггер либо сохраняет прежнее состояние при J  K  0 , либо сбрасывается в «0» при J  0, K  1 , либо устанавливается в «1» при
J  1, K  0 . Триггер допускает одновременную подачу обоих информацион-
ных сигналов J  K  1, при этом в момент синхронизации он подобно счетному триггеру изменяет свое состояние на противоположное.
Задание
Спроектируйте синхронный триггер с информационными входами А и
В, работающий в соответствии с заданной таблицей переключений, в двух
вариантах: первый - на основе JK-триггера, второй – на основе D-триггера. В
табл.1.26 указаны состояния триггера до ( Q n ) и после ( Qn 1 ) поступления
синхросигнала.
77
Таблица 1.27
A
B
Qn+1 по варианту
Qn
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
0
0
0
0
0
0
0
1
1
0
1
0
0
1
1
1
1
1
0
0
1
0
0
0
1
1
1
1
0
0
1
1
1
1
1
0
0
1
0
0
0
1
1
1
0
0
0
1
1
1
1
1
0
0
0
1
1
0
1
1
1
0
0
0
1
1
1
1
0
0
0
0
1
0
0
1
1
1
0
0
1
1
1
1
1
0
0
0
0
0
1
0
1
1
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
0
1
0
0
1
1
0
0
0
0
0
1
1
1
1
1
0
1
1
0
0
0
1
0
0
0
0
1
1
1
1
Продолжение табл. 1.27
A
B
Qn+1 по варианту
Qn
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
0
0
0
1
1
1
0
0
0
0
1
1
0
1
0
0
1
1
0
0
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
1
0
1
0
1
0
0
0
0
1
1
1
0
0
0
1
1
1
1
0
1
1
0
0
0
0
1
1
1
0
0
0
1
1
1
1
0
1
0
0
0
0
0
1
1
1
0
0
1
1
1
1
1
0
0
1
0
1
1
0
0
1
1
1
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
1
0
0
1
0
0
1
1
0
0
0
0
1
1
1
1
1
1
0
1
1
0
0
0
1
0
0
0
0
1
78
Пример выполнения
Пусть заданием предусмотрено проектирова-
Таблица 1.28
ние синхронного триггера, переключающегося в соA
0
0
0
0
1
1
1
1
ответствии с табл.1.28. Целью синтеза является выявление структуры комбинационных схем, образующих функции возбуждения триггеров (J*, K* и D*
соответственно – рис.1.30) в каждом такте работы
схемы.
Для упрощения процедуры синтеза составим
B
0
0
1
1
0
0
1
1
Qn
0
1
0
1
0
1
0
1
Qn+1
0
1
1
0
0
0
1
1
промежуточные таблицы переключений JK- и D-триггеров, показывающие
логические состояния информационных входов, необходимые для осуществления данного перехода триггера (табл.1.29), и с их помощью дополним
табл.1.27 столбцами функций возбуждения триггеров соответственно JK- и
D-типов (табл.1.30).
A
J*
КС
B
K*
J
C
K
T
Q
Q
C
D*
A
КС
D
T
C
B
Q
Q
C
а)
б)
Рисунок 1.30 – Структуры синтезируемых вариантов триггера:
а – на основе JK-триггера, б - на основе D-триггера
Таблица 1.29
Qn→ Qn+1
0→0
0→1
1→0
1→1
JK-триггер D-триггер
J
K
D
0
x
0
1
x
1
x
1
0
x
0
1
Таблица 1.30
A
B
Qn
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Qn+1 JK-триггер D-триггер
J*
K*
D*
0
0
x
0
1
x
0
1
1
1
x
1
0
x
1
0
0
0
x
0
0
x
1
0
1
1
x
1
1
x
0
1
79
Найдем далее минимизированные логические выражения функций возбуждения триггеров с помощью карт Карно (рис.1.31), объединения смежных
клеток в которых дают выражения:
J  B,
K  AB  AB  A  B ,
D  ABQn  AB  BQ n .
Функциональные схемы заданных синхронных триггеров на основе JKтриггера и D-триггера, построенные по полученным выражениям, представлены на рис.1.32.
A
BQn
J
BQn
A
00
01
11
10
0
0
x
x
1
1
0
x
x
1
K
A
00
01
11
10
0
x
0
1
x
1
x
1
0
x
BQn
D
00
01
11
10
0
0
1
0
1
1
0
0
1
1
Рисунок 1.31 – Карты Карно для функций возбуждения триггеров JK и D
проектируемых триггерных схем
1
A
C
J
C
K
=1
T
Q
&
1
Q
&
A
B
B
&
а)
C
1
D
T
C
Q
Q
T
б)
Рисунок 1.32 - Функциональные схемы синтезированных вариантов синхронного
АВ-триггера: а – на основе JK-триггера, б - на основе D-триггера
1.2.2.5 Генератор последовательности двоичных слов
Подход к синтезу схем на основе многих триггеров подобен к порядку
проектирования простой триггерной схемы с тем отличием, что управляющая
комбинационная схема должна в каждом такте работы обеспечивать функциями возбуждения все триггеры схемы.
80
Для иллюстрации порядка проектирования рассмотрим пример синтеза
декадного счетчика на JK-триггерах (М = 10). Очевидно, что для его построения потребуется четыре триггера, поскольку 2 3  M  10  2 4 . Составим таблицу переходов разрядов счетчика (табл.1.31), которую дополним столбцами
для функций возбуждения Ji, Ki триггера в каждом разряде. Заполнение дополнительных столбцов превращается в рутинную процедуру, если воспользоваться промежуточной таблицей переходов JK-триггера (табл.1.29).
Например, разряд Q3 в первой строке табл.1.30 после прихода входного импульса должен осуществить переход «0→0», для чего необходимо, чтобы в
исходном состоянии счетчика Q3Q2Q1Q0  0000 на входах триггера старшего
разряда
в
соответствии
с табл.1.29 присутствовали логические уровни
J 3  0, K 3   (х – неопределенное состояние). Дальнейшие шаги синтеза пояс-
няются рис.1.33, где выполнена минимизация функций возбуждения триггеров с помощью карт Карно.
Таблица 1.31
S(10)
0
1
2
3
4
5
6
7
8
9
Sn
Sn+1
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 J3
0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 1 0 0
0 0 1 0 1 0 1 1 0
0 0 1 1 0 1 0 0 0
0 1 0 0 0 1 0 1 0
0 1 0 1 0 1 1 0 0
0 1 1 0 0 1 1 1 0
0 1 1 1 1 0 0 0 1
1 0 0 0 1 0 0 1 x
1 0 0 1 0 0 0 0 x
Функции возбуждения
K3
x
x
x
x
x
x
x
x
0
1
J2
0
0
0
1
x
x
x
x
0
0
K2
x
x
x
x
0
0
0
1
x
x
J1
0
1
x
x
0
1
x
x
0
0
K1
x
x
0
1
x
x
0
1
x
x
J0
1
x
1
x
1
x
1
x
1
x
K0
x
1
x
1
x
1
x
1
x
1
Объединения клеток в картах дают выражения
J 3  Q2 Q1Q0 , K 3  Q0 , J 2  K 2  Q1Q0 ,
J 1  K1  Q 3Q0 , J 0  K 0  1,
которым соответствует логическая структура устройства, показанная на
рис.1.34.
81
Q1Q0
Q 3Q 2
00
01
00
0
0
11 x
10 x
11
0
0
x
x
01
Q1Q0
Q 3Q 2
Q1Q0
J3
Q3Q2
10
0
1
x
x
x
x
11 x
10 0
01
01
00
01
11
10
0
01 0
11 x
10 0
1
1
x
0
x
x
x
x
x
x
x
x
Q3Q2
11
x
x
x
1
Q1Q0
J1
00
00
00
0
0
x
x
Q1Q0
K3
x
x
x
x
Q3Q2
10
0
x
11 x
10 0
01
01
00
01
11
10
x
01 x
11 x
10 x
x
x
x
x
1
1
x
x
0
0
x
x
Q3Q2
11
0
x
x
0
1
x
x
x
Q1Q0
K1
00
00
00
x
x
x
x
Q1Q0
J2
10
Q3Q2
01
11
10
x
0
11 x
10 x
x
0
x
x
x
1
x
x
x
0
x
x
00
0
x
x
x
01
Q1Q0
J0
00
01
11
10
1
01 1
11 x
10 1
x
x
x
x
x
x
x
x
1
1
x
x
00
K2
00
Q3Q2
K0
00
01
11
10
x
01 x
11 x
10 x
1
1
x
1
1
1
x
x
x
x
x
x
00
Рисунок 1.33 – Минимизация функций возбуждения триггеров декадного счетчика
Q0
«1»
J T
C
K
Q1
Q3
&
&
J T
C
K
&
Q2
J T
C
K
J T
C
K
C
Рисунок 1.34 – Декадный счетчик на JK-триггерах
Задание
На основе JK-триггеров спроектируйте генератор последовательности
десяти двоичных слов, десятичные эквиваленты которых по вариантам задания указаны в табл.1.32.
Таблица 1.32
Последовательность слов по варианту
Так
т
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
2
7
2
31
15
25
1
6
20
4
11
26
1
7
3
9
3
15
5
3
2
12
31
8
10
22
2
30
2
22
6
10
82
4
11
8
26
21
17
7
12
5
1
13
20
3
1
9
13
5
4
31
5
13
6
23
22
15
31
5
12
5
25
27
4
6
1
25
23
29
9
15
3
25
27
6
1
7
3
24
2
7
30
9
11
3
27
19
5
21
15
9
5
11
13
12
3
8
27
6
7
16
11
3
7
11
17
28
21
13
8
17
1
9
3
20
22
5
13
12
30
6
3
17
8
17
29
31
11
10
10
13
7
1
20
2
13
3
8
22
9
19
2
11
22
Продолжение табл. 1.32
Последовательность слов по варианту
Так
т
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
2
29
11
5
4
10
23
1
20
12
2
13
7
28
30
8
3
26
17
30
9
14
27
2
19
3
1
14
5
25
26
16
4
21
30
10
19
3
30
9
25
14
7
15
3
13
12
7
5
13
20
25
30
8
12
5
1
5
6
21
9
19
20
4
6
24
10
15
23
31
15
23
8
17
22
26
16
3
3
25
7
16
6
20
26
11
22
26
5
22
31
15
26
11
7
31
8
2
9
1
1
13
1
12
7
29
15
2
22
7
11
13
9
5
2
3
21
19
8
15
3
11
20
4
31
14
22
2
10
18
8
7
13
2
5
8
28
7
3
3
13
1
5
17
Пример выполнения
Предположим, что заданный генератор должен последовательно вырабатывать на своих выходах двоичные слова, десятичные эквиваленты которых равны: 0, 1, 3, 11, 29, 22, 21, 5, 19, 13. Поскольку наибольшее генерируемое число отображается пятью двоичными разрядами, то устройство будет
83
1
J0
дения которых в каждом такте работы образует
2
K0
комбинационная схема (рис.1.35). Целью син-
3
J1
теза является выяснение состава комбинацион-
4
ной схемы.
5
Составим таблицу состояний устройства
6
в виде двоичных чисел Q4Q3Q2Q1Q0 и дополним
7
ее столбцами функций возбуждения всех триг-
8
геров J i , K i подобно тому, как это было выпол-
9
нено в примере (табл.1.33). Далее с помощью
10
Комбинационная схема
содержать пять JK-триггеров, функции возбуж-
K1
J2
K2
J3
K3
J44
K4
444
J
C
K
T
J
C
K
T
J
C
K
T
J
C
K
T
J
C
K
T
Q0
1
Q0
2
Q1
3
Q1
4
Q2
5
Q2
6
Q3
7
Q3
8
Q4
9
Q4
10
44 C
карт Карно (рис.1.36) выполним объединения Рисунок 1.35 – Структурная схема
генератора слов
смежных клеток и запишем функции возбуждения триггеров в форме МДНФ:
J 4  Q3 Q 2  Q 3 Q2  Q3  Q2 , K 4  Q4 Q 2  Q 3 Q2 Q 1 ,
J 3  Q 2 Q1 , K 3  Q2 ,
J 2  Q3  Q4 , K 2  Q 4 Q2 ,
J 1  Q 2 Q0  Q4 Q3  Q 4 Q 3 Q2 , K 1  Q3  Q4 ,
J 0  1, K 0  Q3 Q2 .
Таблица 1.33
Q4
0
0
0
0
1
1
1
0
1
0
Выходное слово
Q3 Q2 Q1
0
0
0
0
0
0
0
0
1
1
0
1
1
1
0
0
1
1
0
1
0
0
1
0
0
0
1
1
1
0
Q0
0
1
1
1
1
0
1
1
1
1
J4
0
0
0
1
x
x
x
1
x
0
K4
x
x
x
x
0
0
1
x
1
x
Функции возбуждения триггеров
J3 K3 J2 K2 J1 K1
0
x
0
x
0
x
0
x
0
x
1
x
1
x
0
x
x
0
x
0
1
x
x
1
0
x
x
0
1
x
0
x
x
0
x
1
0
x
x
0
0
x
0
x
x
1
1
x
1
x
1
x
x
1
x
1
x
1
0
x
J0
1
x
x
x
x
1
x
x
x
x
K0
x
0
0
0
1
x
0
0
0
1
84
Q 4Q 3
Q2Q1Q0
J4
Q4Q3
Q2Q1Q0
000 001 011 010 110 111 101 100
00
01
0 0 0
1
11
10
Q 4Q 3
x
Q2Q1Q0
x
000 001 011 010 110 111 101 100
00
1
0
x
x
J3
01
10
Q4Q3
01
0 0 1
x
11
10
Q 4Q 3
1
Q2Q1Q0
0
Q2Q1Q0
00
01
01
11
10
Q 4Q 3
1
Q2Q1Q0
x
Q2Q1Q0
00
01
01
11
10
Q 4Q 3
x
Q2Q1Q0
x
01
01
11
10
x
1
x
x
x
x
K1
x x 0
1
11
10
Q4Q3
1 x x
x
0
1
1
0
0
000 001 011 010 110 111 101 100
1
Q2Q1Q0
000 001 011 010 110 111 101 100
00
x
Q2Q1Q0
00
1
0
1
0
J0
K2
x x x
x
10
Q4Q3
0 1 x
x
x
11
000 001 011 010 110 111 101 100
00
x
x
1
x
x
000 001 011 010 110 111 101 100
x
x
x
x
J1
K3
x x x
0
10
Q4Q3
0 0 0
1
0
11
000 001 011 010 110 111 101 100
00
1
x
x
0
1
000 001 011 010 110 111 101 100
0
x
0
0
J2
x x x
x
11
000 001 011 010 110 111 101 100
00
K4
1
x
x
x
x
K0
000 001 011 010 110 111 101 100
00
01
x 0 0
0
11
10
0
x
0
1
1
0
Рисунок 1.36 – Минимизация функций возбуждения триггеров
Функциональная схема устройства, построенного по полученным выражениям, представлена на рис.1.37.
85
«1»
7
5
&
6
1
&
9
7
&
10
8
5
&
1
10
5
&
6
3
&
5
=1
9
6
&
8
5
4
&
T
J
C
K
T
J
C
K
T
J
C
K
T
J
C
K
T
Q0
1
Q0
2
Q1
3
Q1
4
Q2
5
Q2
6
Q3
7
Q3
8
Q4
9
Q4
10
1
7
9
7
5
J
C
K
1
C
Рисунок 1.37 - Функциональная схема генератора последовательности
двоичных слов
1.2.2.6 Последовательностные узлы на микросхемах
средней интеграции
В практике проектирования цифровых узлов произвольного назначения с ограниченным объемом их производства по-прежнему широкое применение находят универсальные микросхемы регистров и счетчиков импульсов средней интеграции. Такие микросхемы благодаря нескольким режимам работы и развитому управлению позволяют упростить как процесс
проектирования, так и оптимизировать аппаратные затраты. Рассмотрим некоторые схемные методы построения последовательностных устройств на
основе типовых микросхем регистров и счетчиков импульсов.
86
Универсальные регистры снабжены входами и управляющими цепями
для параллельной и последовательной записи и выдачи информации, что
позволяет создавать на их базе преобразователи информации, распределители тактов, счетчики импульсов и генераторы псевдослучайных чисел.
Преобразование параллельного кода в последовательный и обратное
преобразование выполняется с помощью регистров сдвига, снабженных входами параллельной записи информации. В первом случае в регистр сначала
загружают информацию в режиме параллельной записи, а затем осуществляют потактный ее вывод в режиме сдвига. Во втором случае информацию
вводят в регистр разряд за разрядом по входу последовательной записи в режиме сдвига, а выдают информацию одновременно со всех разрядов. В обоих
случаях преобразователь обязан вырабатывать сигнал завершения цикла преобразования, разрешающий прием следующей «порции» преобразуемой информации. Варианты схем преобразователей представлены на рис.1.38.
C
S
1
С RG→
C
WR
«1»
«0»
DI
DR
D0
D1
D2
D3
D4
D5
D6
D7
а)
S
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
1
DI
«1»
&
«0»
DO
С RG→
WR
DR
D0
D1
D2
D3
D4
D5
D6
D7
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
DO
б)
Рисунок 1.38 – Схемы преобразователей кода на регистрах сдвига:
а - преобразователь параллельного кода в последовательный;
б - преобразователь последовательного кода в параллельный
В схеме рис.1.38а подлежащая преобразованию информация в параллельном коде поступает одновременно на семь входов параллельной загрузки
регистра D1...D7, на вход D0 подается уровень логического 0, а на вход последовательного ввода информации - уровень 1. Работа преобразователя
инициируется сигналом старта S, который, пройдя через вентиль ИЛИ, поступает на вход управления параллельной записью WR. Поэтому в момент
87
тактирования в регистр загружается входной код DI. После снятия сигнала S
регистр переходит в режим сдвига и происходит потактный сдвиг информации с ее выводом со старшего разряда регистра до тех пор, пока записываемыми по входу DR логическими единицами не заполнятся в процессе сдвига
все разряды регистра, соединенные с входами вентиля И, а 0 не переместится
в предпоследний разряд регистра.
К этому моменту преобразование завершается, так как на старшем выходе регистра окажется последний разряд преобразуемого входного кода. На
выходе вентиля И возникает уровень логической 1, который выполняет роль
нового стартового сигнала S, дающего начало новому циклу преобразования.
Работа преобразователя последовательного кода в параллельный
(рис.1.38б) также инициируется стартовым сигналом S, который, пройдя через вентиль ИЛИ, производит по входу WR параллельную загрузку служебной информации вида 00...01. После окончания сигнала входная информация
по тактам начинает разряд за разрядом вводиться в регистр по его входу DR.
Этот процесс продолжается до тех пор, пока в процессе сдвига служебная
единица не достигнет старшего разряда регистра и не осуществит по очередному тактовому импульсу повторную загрузку служебной информации. К
этому времени преобразование завершается, так как введенная информация
окажется в параллельном виде на выходах Q0...Q6 регистра.
Отдельный класс устройств образуют кольцевые регистры сдвига, новое состояние которых образуется путем сдвига предшествующей комбинации и записи в освобождающийся разряд некоторой функции предшествующей комбинации. Эта функция формируется комбинационной схемой (КС) в
цепи обратной связи регистра по входу последовательной записи информации (рис.1.39). В некоторых случаях для приведения схемы в исходное состояние может использоваться предварительная параллельная загрузка слова
по сигналу WR, однако чаще применяются средства автоматического приведения устройства в рабочий режим без начальной загрузки ( WR  0 ).
88
Если КС выполнить в виде N-входового
вентиля ИЛИ-НЕ, то схема выполняет функ-
C
«0»
С RG→
WR
DR
D0
D1
D2
D3
D4
D5
D6
D7
ции распределителя тактов с N 1 выходами (N
выходов регистра и выход вентиля ИЛИ-НЕ).
Схема, показанная на рис.1.40, автоматически
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
F
КС
приходит в рабочий режим, а также восстанавливает рабочее состояние в случае сбоя. В ка- Рисунок 1.39 – Общая структура
ком бы начальном ненулевом состоянии не
кольцевого регистра сдвига
оказался регистр, вентиль ИЛИ-НЕ с каждым тактом в него вводит в него 0
по входу DR до тех пор, пока регистр не обнулится. Тогда на выходе вентиля
ИЛИ-НЕ (F на диаграммах рис.1.40) появится 1 и схема окажется в рабочем
режиме с логической 1 на единственном выходе. Далее схема работает циклически с периодом N 1 тактов, поочередно выдавая уровень логической 1
на разных выходах.
C
C
«0»
С RG→
A
WR
DR
D0
D1
D2
D3
A
B
D
E
Q0
Q1
Q2
Q3
B
D
1
F
E
F
Рисунок 1.40 – Распределитель тактов
Если КС выполнить в виде инвертора, подключенного к выходу старшего разряда регистра, то образуется счетчик Джонсона (рис.1.41а). Будучи
предварительно обнуленным, регистр в процессе сдвига информации записывает единицы в свой младший разряд до тех пор, пока «волна единиц» не
достигнет старшего разряда (рис.1.41в). Тогда инвертор установит на входе
последовательного ввода DR регистра уровень 0, после чего по регистру
89
C
«0»
C
«0»
С RG→
WR
DR
D0
D1
D2
D3
DR
D0
D1
D2
D3
A
B
D
E
Q0
Q1
Q2
Q3
С RG→
WR
A
B
D
E
Q0
Q1
Q2
Q3
1
&
1
F
F
1
а)
б)
C
A
B
D
E
в)
Рисунок 1.41 – Счетчик Джонсона: а - основная схема, б – схема с автоматическим
вхождением в рабочий режим, в – временные диаграммы сигналов
начинает распространяться «волна нулей». Данное устройство способно принимать 2N состояний (N – число разрядов регистра).
Для того, чтобы придать схеме свойство самозапуска, можно модифицировать цепь обратной связи таким образом, чтобы привести устройство в
начальное состояние всех «единиц», например, вырабатывая сигнал обратной
связи F  DR  Q n  Qn1Qn2 ...Q1Q0 (рис.1.41б).
По кольцевой схеме строится также генератор псевдослучайных чисел
(ГПСЧ), для получения которого КС выполняется в виде элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, одним входом соединенного с выходом старшего разряда
Таблица 1.34
N
m
3
2
4
3
5
3
6
5
7
6
9
5
10
7
11
9
15
14
90
регистра сдвига, а другим входом - с выходом его m-го разряда. Выбор номера m зависит от числа N разрядов регистра и определяется табл.1.34.
Схема
7-разрядного
ГПСЧ,
C
изображенная на рис.1.42, образова-
«0»
на регистром сдвига D1 с цепью обКЛЮЧАЮЩЕЕ ИЛИ D3. Вентили
D2 и D4 служат для подавления тупикового состояния 00...00 регистра,
ние, то вентиль ИЛИ-НЕ D2 форми-
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
1
D2
D4
1
=1
возможного после включения питания. Если возникает такое состоя-
D1
WR
DR
D0
D1
D2
D3
D4
D5
D6
D7
ратной связи через элемент ИС-
RG
D3
Рисунок 1.42 – Генератор псевдослучайных
чисел
рует уровень 1, который, пройдя через вентиль ИЛИ D4, обеспечит запись 1 в
младший разряд регистра в следующем такте. Псевдослучайная последовательность обладает несколькими замечательными свойствами, роднящими их
с шумом и объясняющими широкое применение ГПСЧ в измерительных и
телекоммуникационных устройствах. При выполнении приведенных ниже
заданий на построение регистровой схемы предлагается использовать микросхему К155ИР13, условное графическое обозначение которой и комбинации
управляющих сигналов в разных режимах работы приведены на рис.1.43.
Счетчики импульсов используются в устройствах управления многих
блоков компьютера, а также
применяются в качестве делителей частоты в цифровых измерительных
преобразовате-
лях и в связной технике. Если
деление частоты на число,
кратное
2,
очевидным
n
осуществляется
использованием
С RG
↔
S0
S1
D0
D1
D2
D3
D4
D5
D6
D7
R
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Состояния вхоРежим работы
дов
R S0 S1 C
0 x x x Обнуление
1 0 0 х Хранение
Qi[n+1]=Qi[n]
1 0 1  Сдвиг влево
Qi[n+1]=Qi+1[n]
Q7[n+1]=DL[n]
1 1 0  Сдвиг вправо
Qi[n+1]=Qi-1[n]
Q0[n+1]=DR[n]
1 1 1  Параллельная загрузка
Qi[n+1]=Di[n]
Рисунок 1.43 – Микросхема универсального регистра К155ИР13
91
двоичного счетчика импульсов с модулем счета M  2 n , то понижение частоты с кратностью, отличающейся от целой степени двойки, требует подключения к двоичному счетчику дополнительных элементов, исключающим его
«лишние» состояния.
С этой целью выбирается универсальный двоичный счетчик импульсов
с достаточным числом разрядов n, которое должно отвечать условию
2 n1  M  2 n , где М – заданный модуль счета (коэффициент деления частоты).
Задача решается одним из двух способов, один из которых предполагает обнаружение последнего «разрешенного» состояния счетчика с естественным
порядком счета, а второй – загрузку некоторого исходного состояния в счетчик в момент его переполнения в режиме суммирования, либо обнуления в
режиме вычитания.
В качестве примера на рис.1.44 представлены схемы декадного (двоично-десятичного) счетчика, способного принимать десять состояний, на основе двоичного счетчика К155ИЕ7 (ТТЛ). В схемах «а» и «б» использован первый способ, последнее «разрешенное « состояние 1001 (9(10)) обнаруживает
либо дешифратор (а), либо вентиль И (б), которые по цепи обратной связи
осуществляют немедленное обнуление счетчика. В схеме «в» счетчик работает в режиме вычитания, его исходное состояние 1001 (9(10)) устанавливается м момент выработки сигнала заема на соответствующем выходе.
Вход
+1 CT2
-1
«1»
D0
D1
D2
D3
D0
D1
D2
D3
L
R
>
<
0
1
2
3
DC 0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Вход
«1»
Вход
+1 CT2
-1
«1»
D0
D1
D2
D3
D0
D1
D2
D3
L
R
>
<
б)
&
M
+1 CT2
-1
D0
D1
D2
D3
D0
D1
D2
D3
L
R
>
<
в)
а)
Рисунок 1.44 – Схемные способы получения недвоичного модуля счета в двоичном
счетчике: а, б – дешифрирование последнего разрешенного состояния,
в – загрузка исходного состояния
92
Задание 1. Кольцевой регистр сдвига
Спроектируйте на основе микросхемы 8-разрядного регистра сдвига
К155ИР13 устройство в соответствии с заданным вариантом (табл.1.35).
Таблица 1.35
Количество разрядов
Устройство
3
1
4
2
5
3
6
4
7
5
8
6
9
-
7
8
9
10
11
12
13
ГПСЧ (рис.1.42)
14
15
16
17
18
-
19
Преобразователь параллельного кода в последовательный (рис.1.38а)
Преобразователь последовательного кода в параллельный (рис.1.38б)
20
21
22
23
-
-
-
24
25
26
27
28
-
-
Счетчик Джонсона
(рис.1.41)
Распределитель импульсов (рис.1.40)
Задание 2. Счетчик импульсов с недвоичным модулем
Спроектируйте на основе микросхемы 4-разрядного счетчика импульсов К555ИЕ7 счетчик с заданным значением модуля счета согласно варианту
(табл.1.36).
Таблица 1.36
Основа
структуры
Управляемый сброс
через дешифратор
(рис.1.44а)
Управляемый сброс
через вентиль И
(рис.1.44б)
Загрузка исходного
состояния (рис.1.44в)
3
1
4
2
Значение модуля счета М
5
6
7
8
9 10 11
3
4
5
6
7
8
9
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
12
10
13
11
93
1.2.2.7 Построение временных диаграмм последовательностного узла
В технической литературе описание цифрового устройства сопровождается иллюстрирующими временными диаграммами сигналов. Временные
диаграммы (сигналограммы) работы цифрового устройства наглядно иллюстрируют порядок прохождения информационных сигналов по цепям их распространения и отражают причинно-следственные связи, что упрощает уяснение принципа действия устройства. Особенность построения временных
диаграмм последовательностного устройства заключается в том, что логические состояния его выходов в момент тактирования зависят не только от логических состояний входов, но и от внутреннего состояния самого устройства, достигнутого к данному моменту. Внутреннее состояние последовательностного узла – это совокупность состояний входящих в него элементов
памяти (триггеров). По этой причине временную диаграмму последовательностного узла, в отличие от комбинационного, нельзя построить сразу для
всех рассматриваемых тактов работы, то есть заполнить диаграмму для выбранной точки схемы по всей оси времени.
Количество приводимых диаграмм выбирается разработчиком, сигналограммы располагают в порядке, соответствующем распространению
сигналов для характерных точек схемы с учетом причинно-следственных
связей. Цифровые сигналы потенциальной логики изображаются по двум
уровням условных «1» и «0», причем, если специально не оговорено, диаграммы соответствуют соглашению положительной логики. Длительности
фронтов и абсолютные значения задержек распространения сигналов допускается на диаграммах не отражать, если такое допущение не искажает существа описываемых процессов. Если задержка сигнала важна, то ее показывают как визуально ощутимое смещение сигнала по оси времени. На диаграммах должны найти отражение все режимы работы устройства, в том числе
режим, характеризующийся максимальной длительностью переходного процесса установления нового состояния. Особого внимания заслуживают ре-
94
жимы, в которых включаются обратные связи. Длительность переходного
процесса в схеме не должна превышать тактового периода во избежание неустойчивости.
Построение диаграммы начинают с определения тех точек схемы, сигналограммы которых дают ясное и отчетливое представление о существе
процессов в ней. Первая сигналограмма, как правило, по всей длине диаграммы показывает тактовые импульсы, задающие ритм работы устройства.
Далее следует определить значащие моменты тактовых импульсов (фронты
или спады, в некоторых случаях и те и другие), по которым происходит переключение триггеров в схеме. Если, например, схема построена на триггерах с прямым динамическим управлением, то такими значащими моментами
будут фронты тактовых импульсов. От значащих моментов сигналограммы
тактовых импульсов тонкими вертикальными линиями до нижней сигналограммы обозначают моменты времени, в которые возможны изменения состояния триггеров (между проведенными линиями изменений уровней сигналов не будет!).
Временные
D1.1
диаграммы,
относящиеся к одному описываемому режиму, располагают на
D5
3
t
1
одном рисунке и размещают
друг под другом в порядке их
2
t
D3.3
упоминания в тексте. Рекомендуется использовать обозначе-
t
ния диаграмм согласующиеся с
Рисунок 1.45 – Пример временной диаграммы
обозначениями элементов схемы, например D2.3 – выход третьего однотипного элемента из микросхемы D2. Можно также для удобства описания обозначить линии связи на схеме и временные диаграммы сигналов в этих линиях одними и теми же буквами. В примере, показанном на рис.1.45, причинноследственные связи между сигналами отражены стрелками, а условие воз-
95
никновения следствия, к которому направлена стрелка, обозначено кружочком. Так стрелка 1 показывает, что положительный переход сигнала на выходе элемента D1.1 обусловил переключение элемента D3.3, которое, в свою
очередь вызвало переход из «0» в «1» элемента D5 (стрелка 2). Стрелка 3
отображает тот факт, что отрицательный переход сигнала на выходе D1.1
приводит к положительному переходу выходного сигнала D3.3 при условии,
что в этот момент на выходе D5 присутствует высокий уровень напряжения.
В качестве еще одного примера временных диаграмм последовательностных узлов на рис.1.46 приведены сдвигающего регистра диаграммы со
сдвигом информации вправо, построенного на динамических D-триггерах.
Поскольку для объяснения принципа действия схемы необходимо учитывать
задержки переключения триггеров, то они также показаны на диаграммах,
где обозначены символом tD.
Q1
DR
D
T
C
Q2
D
T
C
Q3
D
C
T
Q4
D
T
C
С
C
D→
Q1
tD
Q2
tD
Q3
tD
Q4
tD
Рисунок 1.46 – Временные диаграммы сигналов в сдвигающем регистре
Задание
96
Постройте временные диаграммы сигналов на входе (С) и выходах (Q)
последовательностного устройства на триггерах заданного по вариантам типа
(табл.1.37).
Таблица 1.37
Вар
1
Схема
Q0
Q1
«1»
D Т
J Т
C
«1» K
C
Q2
Вар
2
Схема
Q0
Q1
D Т
J Т
C
K
Q2
J Т
C
K
C
J Т
C
K
C
C
3
Q0
Q1
Q2
Q0
4
Q1
Q2
«1»
D Т
J Т
C
K
C
D Т
J Т
C
K
J Т
C
K
C
J Т
C
K
C
C
5
Q0
J Т
C
K
«1»
Q0
6
Q1
D Т
J Т
C
K
«1»
Q1
D Т
&
C
C
C
C
7
Q0
8
Q1
D Т
D Т
C
C
Q0
&
Q1
D Т
D Т
C
C
C
C
9
Q0
10
Q1
Q0
«1»
D Т
1
D Т
D Т
C
C
Q0
Q1
C
Q1
C
«1»
Q2
J Т
C
K
Т
T
C
11
J Т
C
K
J Т
C
K
Q2
Q0
12
J Т
C
K
D Т
J Т
C
K
C
Q1
Q2
J Т
C
K
C
C
13
Q0
Q1
Q2
14
Q0
Q1
Q2
1
J Т
C
K
D Т
J Т
C
K
C
D Т
J Т
C
K
J Т
C
K
C
C
C
15
Q0
Q1
16
Q2
Q0
Q1
Q2
=1
D Т
C
C
J Т
C
K
D Т
J Т
C
K
C
C
J Т
C
K
J Т
C
K
=1
97
Продолжение табл.1.36
17
Q0
Q1
18
Q2
Q0
Q1
Q2
=1
D Т
C
«1»
J Т
C
K
J Т
C
K
«1»
C
J Т
C
K
J Т
C
K
D Т
C
C
19
Q0
Q1
D Т
S Т
C
R
C
20
Q2
Q0
S Т
C
R
&
D Т
S Т
C
R
&
C
C
Q2
C
21
22
Q0
&
D Т
«1»
&
C
Q1
Q1
D Т
D Т
C
C
Q3
&
C
C
23
Q0
&
Q0
D Т
24
Q1
Q0
D Т
C
1
Q3
C
S Т
C
R
Q1
S Т
C
R
1
C
C
25
Q0
&
D Т
C
26
Q1
Q1
=1
D Т
D Т
Q3
C
1
C
=1
C
C
D Т
Q2
D Т
=1
C
C
Q3
1.3 Программируемые узлы и модули памяти
1.3.1 Общие упражнения
1. Определите необходимую размерность микросхемы ПЛМ (число входов,
термов и выходов) для реализации логических функций
98
y1  x1  x2  x3 ;
y 2  x1 x2 x3 ;
y3  x1  x2 ;
y 4  x1 x2  x3 .
2. На ПЛМ с числом входов n = 4, числом термов l = 8, числом выходов m = 3
реализуйте сумматор двух двухразрядных чисел.
3. На ПЛМ с числом входов n = 4, числом термов l = 8, числом выходов m = 4
реализуйте умножитель пары двухразрядных чисел.
4. На ПЛМ с числом входов n = 4, числом термов l = 8, числом выходов m = 3
реализуйте схему сравнения двухразрядных чисел с выходами FA=B, FAB,
FAB.
5. На ПЛМ с числом входов n = 4, числом термов l = 8, числом выходов m = 4
реализуйте схему преобразователь двоичного кода 8421 в код 2421.
6. На ПЛМ с числом входов n = 4, числом термов l = 8, числом выходов m = 4
реализуйте схему преобразователь двоичного кода 8421 в код 2421.
7. Микросхема оперативного ЗУ имеет 8 адресных входов и по 8 информаци-
онных входов и выходов. Определите емкость памяти данной микросхемы.
8. Постройте регистровый файл с произвольной выборкой ем-
костью 44 бит на основе 4-разрядного регистра хранения
D RG Q
0
0
1
1
2
2
3
3
C
9. Постройте регистровый файл с последовательной выборкой
типа FIFO емкостью 44 бит на основе 4-разрядного регистра сдвига
RG Q
DR → 0
1
2
3
C
10. Определите необходимое количество 8-разрядных параллельных реги-
стров для построения ОЗУ емкостью 324 бит.
99
11. На основе ИС К155РУ2 постройте ОЗУ емкостью 324
A
RAM
0
1
2
3
бит
DI
0
1
2
3
12. На основе ИС К155РУ2 постройте ОЗУ емкостью 168
DO
0
1
2
3
W/R
CS
A RG
0
1
2
3
бит
DI
0
1
2
3
DO
0
1
2
3
W/R
CS
1.3.2 Индивидуальные задания
1.3.2.1 Прошивка ПЛМ для цифрового автомата
Применение программируемой логической матрицы (ПЛМ) позволяет
уменьшить аппаратные затраты на воспроизведение произвольных логических функций. ПЛМ представляет собой род постоянного запоминающего
устройства с неполным дешифратором адреса, в отличие от последней она
допускает предварительную минимизацию функции перед ее реализацией.
Структура ПЛМ с m входами, l термами и n выходами включает:
 m входных инверторов для образования пар аргументов хi , х i ;
 программируемую И-матрицу в составе l вентилей И для создания
конъюнкций аргументов (термов);
 программируемую ИЛИ-матрицу в составе n вентилей ИЛИ для образования выходных функций в виде дизъюнкций термов.
На рис.1.47 представлено условное изображение функциональной схемы ПЛМ с 4 входами, 12 возможными конъюнкциями и тремя выходами, которое может использоваться для отображения порядка ее программирования
(прошивки). Каждый из входящих в И-матрицу логических вентилей имеет 8
входов с тем, чтобы можно было образовать любую конъюнкцию аргументов
100
или их инверсий. Чтобы не загромождать схему, эти входы показаны единственной линией, факт вхождения данного аргумента в данную конъюнкцию
изображается крестиком или другим значком в точке пересечении линии
входа вентиля И с линией соответствующего аргумента. Аналогично обозначаются и подключаемые входы вентилей в ИЛИ-матрице.
x1
1
x2
И-матрица
1
x3
1
x4
1
&
&
&
&
&
&
&
&
&
&
&
&
ИЛИ-матрица
1
1
1
1
y1
y2
y3
y4
Рисунок 1.47 – Реализация функции на ПЛМ
В качестве примера на рисунке показана прошивка ПЛМ для реализации функций y1 и y2 трех аргументов
y1  x1 x 2 x3  x1 x2 x3 , y2  x1 x 2 x3  x1 x2 x 3   x1 x 2 x 3  x1 x 2 x3 ,
которые после минимизации преобразуются к виду
y1  x1 x3 , y2  x1 x 2  x 2 x3  x1 x2 x 3 .
Как универсальный комбинационный узел ПЛМ может использоваться
для построения цифровых автоматов без памяти и с памятью.
Задание 1. Генератор слов
101
Синтезируйте генератор последовательности четырехразрядных двоичных слов на основе параллельного регистра и программируемой логической
матрицы в соответствии со своим вариантом задания (табл.1.38). Используйте для программирования схему ПЛМ, показанную на рис.1.47.
Таблица 1.38
Вариант
Генерируемые слова
Вариант
Генерируемые слова
Вариант
Генерируемые слова
1
0, 3, 9, 4, 14, 11, 7
11
0, 2, 4, 7, 11, 6, 15
21
0, 6, 7, 8, 9, 13, 12
2
0, 15, 2, 10, 7, 11, 5
12
0, 14, 11, 2, 3, 8, 10
22
0, 14, 1, 11, 10, 8, 5
3
0, 10, 13, 2, 1, 6, 8
13
0, 7, 6, 5, 4, 11, 13
23
0, 6, 12, 10, 5, 7, 15
4
0, 1, 6, 3, 10, 15, 12
14
0, 15, 14, 11, 10, 3, 6
24
0, 11, 1, 12, 2, 13, 3
5
0, 13, 3, 11, 1, 10, 5
15
0, 4, 7, 5, 13, 12, 10
25
0, 1, 2, 3, 4, 15, 14
6
0, 10, 5, 15, 11, 7, 4
16
0, 8, 1, 15, 7, 14, 6
26
0, 10, 1, 4, 3, 6, 5
7
0, 11, 12, 1, 6, 3, 14
17
0, 12, 14, 1, 7, 8, 4
27
0, 7, 11, 13, 2, 5, 9
8
0, 2, 7, 4, 13, 10, 11
18
0, 5, 4, 3, 11, 12, 13
28
0, 1, 10, 13, 5, 2, 14
9
0,12, 13, 15, 6, 2, 4
19
0, 7, 14, 15, 3, 5, 11
29
0, 5, 15, 10, 11, 12, 1
10
0, 3, 6, 9, 12, 15, 10
20
0, 13, 10, 1, 3, 2, 12
30
0, 6, 5, 15, 4, 12, 1
Пример выполнения
Рассмотрим в качестве примера процедуру синтеза генератора последовательности четырехразрядных двоичных слов на основе ПЛМ и параллельного регистра (рис.1.48). Пусть последовательность слов в их десятичном эквиваленте будет 0, 4, 12, 3, 8, 11, 6. Составим таблицу состояний
устройства (табл.1.39), которую дополним столбцами значений входных переменных регистра D3, D2, D1, D0, необходимых для осуществления перехода
Таблица 1.39
PLA
x0
x1
x2
x3
C
y0
y1
y2
y3
D RG Q
0
0
1
1
2
2
3
3
Q0
Q1
Q2
Q3
C
Рисунок 1.48 – Генератор слов на основе ПЛМ
Состояния
выходов
Q3 Q2 Q1 Q0
Состояния
входов
D3 D2 D1 D0
0
0
0
0
0
1
0
0
0
1
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
0
1
1
1
0
0
0
1
0
0
0
1
0
1
1
1
0
1
1
0
1
1
0
0
1
1
0
0
0
0
0
102
в следующее заданное состояние.
Поскольку реализация функций на ПЛМ допускает их предварительную минимизацию с записью в форме МДНФ, то перенесем содержимое
строк табл.1.37 (значения функций D3, D2, D1, D0) в клетки карт Карно для
четырех аргументов Q3, Q2, Q1, Q0 (рис.1.49).
Q 1Q 0
Q3Q2
Q 1Q 0
D3
.
00
00
01
11
10
01
0
1
0
1
11
10
Q3Q2
00
00
1
01
0
11
10
0
Q1Q0
D2
01
1
1
0
0
11
10
Q3Q2
00
00
0
01
0
11
10
1
Q1Q0
D1
01
0
0
1
1
11
10
Q3Q2
00
0
01
0
11
10
1
D0
00
01
11
0
0
1
1
10
0
0
0
Рисунок 1.49 – Карты Карно для входных функций регистра
Объединив на картах Карно смежные клетки так, как это показано на
рисунке, запишем выражения входных функций регистра в форме МДНФ:
D3  Q 3Q2 Q1  Q3 Q 2 Q1  Q 3Q0 ,
D2  Q 3 Q1  Q3Q0 ,
D1  Q3 ,
D0  Q3 Q1 .
По существу, полученные выражения представляют собой инструкцию по
программированию ПЛМ (рис.1.50).
Q0
1
Q1
И-матрица
1
Q2
1
Q3
1
ИЛИ-матрица
&
&
&
&
&
&
&
&
&
&
&
&
1
1
1
1
Рисунок 1.50 – Пример прошивки ПЛМ для генератора слов
D0
D1
D2
D3
103
Задание 2. Преобразователь кода
Разработайте на основе ПЛМ (рис.1.47) преобразователь 4-разрядного
двоично-десятичного кода в заданные по варианту двоичные числа (в
табл.1.40 указаны десятичные эквиваленты входных и выходных кодов).
Таблица 1.40
Входной
код
0
1
2
3
4
5
6
7
8
9
1
15
14
13
12
11
10
9
8
7
6
2
9
8
7
6
5
4
3
2
1
0
Выходное число по варианту
3 4 5 6 7 8 9 10 11
0 7 13 4 1 3 12 2 11
1 8 4 0 3 5 13 1 1
4 9 9 11 5 1 15 0 12
9 6 6 15 7 13 10 5 2
15 4 8 2 11 10 9 4 13
2 5 11 8 2 6 8 3 3
5 13 2 7 14 9 6 14 14
10 3 5 14 6 8 4 13 4
8 2 3 1 8 2 1 12 15
7 1 0 10 10 0 2 11 5
12
5
15
4
14
3
13
2
12
1
11
13
6
7
8
9
10
11
12
13
14
15
14
10
2
8
7
14
1
13
11
6
9
15
8
12
2
13
3
14
4
15
5
0
Продолжение табл. 1.40
Входной
Выходное число по варианту
код
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
0
15 14 7 6 10 0 9 11 0 11 13 2 3 15 0
1
9 8 8 0 1 2 6 1 15 8 0 5 14 10 15
2
0 1 10 7 14 8 11 12 5 2 7 10 6 9 2
3
7 9 5 1 7 9 13 2 14 13 8 8 15 8 8
4
13 4 2 2 8 6 1 13 4 3 2 7 5 6 7
5
4 0 15 10 2 10 14 3 3 4 3 0 0 7 14
6
1 3 9 11 15 13 7 14 13 14 10 13 4 11 1
7
3 5 4 3 11 1 8 4 2 5 11 9 9 13 3
8
12 13 0 12 0 5 2 15 8 15 9 1 11 0 9
9
2 7 1 14 4 3 10 5 11 0 9 3 12 1 11
104
Пример выполнения
Пусть требуется преобразовать входную последовательность двоичнодесятичных тетрад d 3 d 2 d1d 0 с записью в десятичном коде как 0 … 9 в последовательность четырехразрядных двоичных чисел k 3 k 2 k1k 0 соответственно 1,
13, 3, 11, 4, 14, 7, 9, 0, 2. Представим процедуру преобразования таблицей истинности (табл.1.41).
Таблица 1.41
Входная тетрада в двоичном коде
d3
d2
d1
d0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
Выходное число в двоичном коде
k3
k2
k1
k0
0
0
0
1
1
1
0
1
0
0
1
1
1
0
1
1
0
1
0
0
1
1
1
0
0
1
1
1
1
0
0
1
0
0
0
0
0
0
1
0
Для получения алгебраических выражений функций k 3 , k 2 , k1 , k 0 в форме
МДНФ перенесем содержимое строк таблицы истинности в клетки карт Карно (рис.1.51).
d 1d 0
d3d2
00
00
01
11
10
d1d0
k3
0
0
х
0
01
1
1
х
0
11
1
1
х
х
10
0
0
х
х
d3d2
00
00
01
11
10
d1d0
k2
0
1
х
0
01
1
1
х
0
11
0
0
х
х
10
0
1
х
х
d3d2
00
00
01
11
10
d1d0
k1
0
0
х
0
01
0
1
х
1
11
1
0
х
х
10
d3d2
1
1
х
х
00
01
11
10
k0
00
01
11
10
1
0
х
0
1
0
х
0
1
1
х
х
1
1
х
х
Рисунок 1.51 – Карты Карно для входных функций регистра
Объединения клеток в картах дают следующие выражения:
105
k3  d 3d 0 ,
k 2  d 2 d1  d 2 d 0  d 3 d 1 d 0 ,
k1  d 3 d 0  d 2 d 1  d 1 d 0  d 2 d 1 d 0 ,
k 0  d 3 d 2  d1 ,
непосредственно из которых следует схема программирования ПЛМ
(рис.1.52).
d0
1
d1
И-матрица
1
d2
1
d3
1
&
&
&
&
&
&
&
&
&
&
&
1
ИЛИ-матрица
&
1
1
1
k0
k1
k2
k3
Рисунок 1.52 – Схема программирования ПЛМ для преобразователя кодов
1.3.2.2 Построение модуля памяти
Микросхемы полупроводниковых запоминающих устройств собирают
в модули памяти с заданной информационной емкостью. Увеличение емкости достигается либо путем наращивания разрядности хранимых слов, либо
путем увеличения количества ячеек памяти, либо ставит целью одновременное увеличение количества слов и их разрядности.
106
Количество разрядов ЗУ увеличивают путем объединения нескольких
микросхем по адресным и управляющим входам, информационные входы и
выходы микросхем используются параллельно, при этом разрядность слов
расширяется во столько раз, сколько использовано микросхем. Например,
как показано на рис.1.53а, соединение указанным образом двух одинаковых
микросхем ОЗУ вдвое увеличивает разрядность при сохранении прежнего
числа ячеек памяти (адресов).
n
A
n
RAM
A
A
DI
WR
DO
m
m
DI
A
k
W/R
CS
DI
2m
A
DO
2m
RAM
CS
DO
WR
m
DI
RD
W/R
CS
CS
0
1
2
E
DC 0
1
2
3
4
5
6
7
RAM
RD
CS
.
.
.
.
A
DI
WR
а)
m
WR
RD
1
RAM
m
RD
CS
m
DO
DO
2
.
.
.
.
m
DI
m
DO
A
DI
WR
RAM
RD
CS
m
DO
8
б)
Рисунок 1.53 – Наращивание разрядности (а) и увеличение числа хранимых слов (б) ЗУ
Количество слов, хранимых в ЗУ, наращивается путем объединения
соответствующих информационных входов и выходов микросхем (рис.1.53б,
изображения микросхем упрощены), адресных входов (младшие разряды адреса), а также их входов управления режимом WR / RD . Старшие k разрядов
адреса с помощью дешифратора осуществляют выбор рабочей микросхемы
по ее входу CS. Таким образом, количество адресных входов становится равным n  k  . Объединение соответствующих выходов микросхем допустимо,
благодаря третьему состоянию выходов невыбранных микросхем.
Одновременное наращивание ЗУ по количеству разрядов и количеству
слов достигается путем двумерного размещения БИС памяти, в которой по
одной координате наращивается разрядность, а по другой - количество слов.
107
Задание
На основе микросхем с указанной в табл.1.42емкостью и структурой
построить модуль памяти со требуемой по своему варианту структурой.
Таблица 1.42
Ва- Вид Структура
ри- пабазовой
ант мяти микросхемы
1
16 4 бит
ОЗУ
2
3
4
16 8 бит
5
6
7
64 6 бит
8
9
10
128 4 бит
11
12
13
256 1 бит
14
15
Структура
модуля памяти
16 6 бит
64  4 бит
32 8 бит
16  12 бит
64 6 бит
3216 бит
256 6 бит
64 8 бит
128 4 бит
64 8 бит
128 8 бит
256 6 бит
128 4 бит
512  1 бит
512 2 бит
Ва- Вид Структура
ри- пабазовой
ант мяти микросхемы
16
16 4 бит
17 ПЗУ
18
19
16 8 бит
20
21
22
64 6 бит
23
24
128 4 бит
25
26
27
28
256 1 бит
29
30
Структура
модуля памяти
16 6 бит
64  4 бит
32 8 бит
16  12 бит
64 6 бит
3216 бит
256 6 бит
64 8 бит
128 4 бит
64 8 бит
128 8 бит
256 6 бит
128 4 бит
бит
512 2 бит
512  1
Пример выполнения
Пусть заданием предусмотрено построение модуля оперативной памяти емкостью 512 6 бит на основе микросхем ОЗУ со структурой 256 4 бит.
Условное графическое обозначение такой микросхемы можно представить
так, как показано на рис.1.54 (в отличие от ПЗУ микросхема ОЗУ имеет информационные входы и вход управления режимом Write Re ad ).
108
В данном случае необходимо расширить емкость
как за счет увеличения числа ячеек памяти, так и за
счет наращивания разрядности имеющихся в наличии
микросхем. Прежде всего, из двух микросхем с общими адресными (А) и управляющими ( W R ,CS ) входами
составим одно запоминающее устройство, имеющее
256 ячеек памяти (256 адресов, 8 адресных входов),
разрядность которых станет в два раза больше разрядности одной микросхемы. Таким образом, получится
A
RAM
0
1
2
3
4
5
6
7
DI
0
1
2
3
DO
0
1
2
3
W/R
CS
Рисунок 1.54 – УГО
оперативного ЗУ
емкостью 256  4 бит
блок памяти со структурой 256 8 бит. Поскольку требуется создать модуль
памяти с шестиразрядными ячейками, то два разряда из получившихся восьми можно просто не использовать.
Далее увеличим в два раза количество ячеек памяти. Для этого объединим пару уже созданных блоков 256 8 бит в единое устройство с общими
информационными входами и выходами, объединенными соответствующими
адресными входами и входами управления режимом W R . Чтобы эти блоки
работали поочередно, введем в устройство дешифратор, разрешающий работу того или другого блока в зависимости от значения старшего разряда адреса. В данном простейшем случае роль дешифратора может исполнять инвертор, при этом бит «0» старшего разряда адреса разрешает работу первого
блока, а бит «1» через инвертор - работу второго блока. Итоговая схема заданного модуля памяти представлена на рис.1.55.
109
A
RAM
0
1
2
3
4
5
6
7
DI
0
1
2
3
DI0
DI1
DI2
DI3
DI4
DI5
DO
0
1
2
3
DO0
DO1
DO2
DO3
W/R
CS
A
A0
A1
A2
A3
A4
A5
A6
A7
RAM
0
1
2
3
4
5
6
7
DI
0
1
2
3
W R
DO
0
1
2
3
DO4
DO5
W/R
CS
A
RAM
0
1
2
3
4
5
6
7
DI
0
1
2
3
DO
0
1
2
3
W/R
CS
A
RAM
0
1
2
3
4
5
6
7
DI
0
1
2
3
1
DO
0
1
2
3
W/R
CS
Рисунок 1.55 – Функциональная схема модуля оперативной памяти емкостью 512 6 бит
110
2 ЛАБОРАТОРНЫЙ ПРАКТИКУМ
2.1 Моделирующая программа Electronics Workbench
Лабораторные работы выполняются с помощью учебной моделирующей программы Electronics Workbench, имитирующей на экране ПЭВМ монтажный стол с набором компонентов и комплектом измерительных приборов.
Версия 4.1 программы обладает интуитивным графическим интерфейсом,
упрощающим ее использование в учебных целях. Размещение компонентов
на рабочем поле стола и их соединение друг с другом осуществляются манипулятором «мышь». Режимы измерений задаются органами управления измерительных приборов, устанавливающими тем самым директивы моделирования. Результаты измерений выводятся в виде показаний приборов, а
также отражаются элементами световой и звуковой индикации.
Для выполнения работ в подавляющем большинстве случаев используется функционально развитая система элементов ТТЛ (зарубежный аналог
SN74), полно представленная в библиотеке компонентов Electronics Workbench. При подготовке и выполнении работ рекомендуется придерживаться
следующих принципов:
1) задания по большинству лабораторных работ индивидуальны, объект исследования создается студентом в рамках аналитической части работы,
что требует проявления студентом элементов творчества и навыков самостоятельного решения схемотехнических задач;
2) экспериментальная проверка разработанной схемы состоит в сравнении сигналограмм и совокупности параметров схемы, полученных в ходе
компьютерного моделирования в контрольных точках и на выходах схемы, с
результатами, полученными теоретическим путем (синтезированная структура, расчетные характеристики, временные диаграммы);
3) каждая лабораторная работа завершается оформлением отчета,
включающего:
наименование работы;
111
цель работы;
задание на выполнение работы;
аналитическую часть (основные положения, логический синтез, разработанные схемы, расчетные характеристики, параметры и диаграммы);
экспериментальную часть (результаты измерений, представленные в
виде таблиц, графиков и распечаток);
выводы (оценка результатов выполненной работы).
Программа Electronics Workbench 4.1 функционирует под управлением
операционной системы Windows и запускается либо с рабочего стола Windows двойным щелчком на соответствующей пиктограмме, либо двойным
щелчком на пиктограмме WEWB32 после открытия папки WEWB41. После
запуска на экран ПЭВМ выводится изображение поверхности монтажного
стола с панелью измерительных приборов, разделами магазина компонентов
и строкой опорного меню в верхней части экрана (рис.2.1).
Опорное меню
Клавиша питания
Electronics Workbench
File Edit Circuit Window Help
Разделы магазина
компонентов
Панель приборов
Рисунок 2.1 – Опорное меню, панель приборов и магазин компонентов
Опорное меню включает несколько пунктов, вызываемых щелчком
мышью на их наименовании. Ниже кратко перечисляются основные режимы
и команды, которые часто используются при исследовании цифровых схем.
Некоторые команды пункта File перечислены в табл.2.1 и выбираются либо
щелчком на соответствующей строке меню, либо комбинацией нажатых клавиш.
112
Таблица 2.1
Команда
New
Комбинация
клавиш
Ctrl+N
Наименование
команды
Создать
Результат выполнения команды
Open
Ctrl+O
Открыть
Открытие существующего схемного
файла
Save
Ctrl+S
Сохранить
Сохранение текущего содержания
монтажного стола
Save As
-
Сохранить как
Сохранение текущего содержания
монтажного стола под новым именем
Создается новый схемный файл, рабочее поле очищается, компоненты
и приборы занимают позиции хранения
Команды пункта Circuit (табл.2.2) служат для создания схемы и управления процессом моделирования. Команды относятся к предварительно выТаблица 2.2
Команда
Label
Комбинация
клавиш
Ctrl+L
Наименование
команды
Обозначение
Результат выполнения команды
Value
Ctrl+U
Значение
Назначение параметра компонента
Model
Ctrl+M
Модель
Выбор типа модели из числа имеющихся в библиотеке моделей
Zoom
Ctrl+Z
Увеличение
Rotate
Ctrl+R
Вращение
Поворот УГО компонента на 90О
Subcircuit
Ctrl+B
Подсхема
Объединение группы выделенных
компонентов в подсхему с единым
УГО
Wire color
(Двойной
щелчок на
проводе)
Цвет провода
Analysis
Options
Ctrl+Y
Директивы анализа
Введение позиционного обозначения компонента
Увеличение УГО прибора
Устанавливает цвет соединительной
линии и цвет изображения сигнала
на экране измерительного прибора
Задаются виды и численные параметры анализов схемы
113
деленным компонентам или группе компонентов схемы.
Общие команды пункта Window опорного меню приведены в табл.2.3.
Таблица 2.3
Команда
Arrange
Комбинация
клавиш
Ctrl+W
Наименование
команды
Упорядочение
Результат выполнения команды
Circuit
-
Схема
Рабочее поле монтажного стола
выводятся на передний план
Description
Ctrl+D
Описание
Появляется окно описания, в котором можно дать краткий комментарий на английском языке
Автоматическое выравнивание позиций открытых окон программы
Пункт Help опорного меню может быть вызван функциональной клавишей F1 и предлагает справочную информацию по выделенному компоненту.
Создание схемы начинается с активизации нужного раздела магазина
компонентов щелчком на соответствующей клавише, после чего клавиша
подсвечивается, а состав раздела выводится на экран с его левой стороны.
Для построения цифровых устройств используются следующие разделы магазина компонентов:
1) Gates (логические элементы);
2) Comb’l (комбинационные узлы);
3) Seq’l (последовательностные узлы);
4) IC (интегральные микросхемы);
5) Indic (индикаторы).
Раздел Gates (вентили) содержит условные графические обозначения
(УГО) основных логических вентилей, а также изображения корпусов интегральных схем (ИС) с обозначениями выполняемой функции (табл.2.4). В зависимости от варианта инсталлирования программы УГО вентилей предлагаются либо по стандарту ANSI (США), либо по стандарту DIN (Европа).
При построении схемы из УГО вентилей схема моделируется на функ-
114
Таблица 2.4
Выполняемая функция
Русский
Английский
Формула
язык
язык
Условное графическое обозначение
ГОСТ
DIN
ANSI
&
&
Z=XY
1
1
NOT
Z X
1
1
И-НЕ
NAND
Z  XY
&
&
ИЛИ-НЕ
NOR
Z  X Y
1
1
ИСКЛ.ИЛИ
XOR
=1
=
1
ИСКЛ.ИЛИ
-НЕ
XNOR
=
1
=1
Буфер с 3
состояниями выхода
TRISTATE
BUFFER
Буферный
повторитель
BUFFER
И
AND
Z=XY
ИЛИ
OR
НЕ
Z = XY
Z  X Y
Z = XE
X 1
EN
E
1
1
Z=X
циональном уровне. Количество входов вентиля назначается посредством
диалогового окна, вызываемого двойным щелчком на его УГО. При построении схемы из конкретных ИС моделирование ведется на принципиальном
уровне, предполагающем подключение выводов ИС к питающему напряжению и общей шине («земле»). Назначение типа ИС выполняется после перемещения изображения корпуса на рабочее поле посредством
диалогового
окна, вызываемого двойным щелчком на изображении. Справочную инфор-
115
мацию по выделенному одним щелчком компоненту можно получить нажатием F1.
Раздел Comb’l (комбинационные узлы) содержит УГО полусумматора
и одноразрядного сумматора, а также
изображения корпусов ИС с буквенными обозначениями:
MUX - мультиплексоры;
DEC/DEMUX - дешифраторы/демультиплексоры;
ENCODERS - шифраторы;
ARITHMETICS - арифметические узлы.
После перетаскивания «мышью» корпуса соответствующей ИС и
щелчка на его выделенном изображении появляется диалоговое окно с предложением выбора конкретной ИС. Выбор ИС, осуществляемый щелчками на
соответствующей строке перечня и клавише Accept превращает изображение
корпуса в УГО конкретной ИС. Справку по этой ИС получают, как обычно,
клавишей F1 клавиатуры ПЭВМ.
Раздел Seq’l (последовательностные узлы) магазина компонентов располагает триггерами различных типов, которые можно использовать для моделирования на функциональном уровне, а также изображениями корпусов
триггеров (FLIP-FLOPS), счетчиков (COUNTERS) и регистров сдвига (SHIFT
REGS). Процедура назначения конкретных типов ИС аналогична описанной
выше последовательности действий.
Раздел IC (интегральные схемы) магазина компонентов содержит УГО
корпусов ИС с обозначением начальных цифр наименования. Двойной щелчок на УГО вызывает диалоговое окно с перечнем конкретных ИС. Выбор
ИС превращает изображение корпуса в УГО этой ИС. Таблицы соответствия
ИС отечественного и зарубежного производства (функциональные аналоги)
можно найти в сети Интернет.
Отображение состояния цифровой схемы осуществляется с помощью
индикаторов из раздела Indic магазина компонентов: светового пробника,
116
семисегментного дисплея и декодирующего семисегментного дисплея
(рис.2.2). Световой пробник (а), цвет которого можно задать посредством
диалогового окна, включается, если в точке его подключения присутствует
уровень логической 1. Семисегментные дисплеи (б, в) отображают состояние
контролируемой схемы в виде десятичных цифр, причем декодирующий дисплей выполняет непосредственное преразование декады в цифру в отличие от
обычного дисплея, требующего соответствующего преобразователя.
оба)
б)
в)
Рисунок 2.2 – Индикаторы: а
– пробник, б,в – семисегментные индикаторы
Для испытаний цифровых схем применяются главным образом восьмиканальные генератор двоичных слов и логический анализатор (рис.2.3). Генератор вырабатывает на своих выходах восемь последовательностей цифровых сигналов в виде заданного чередования логических 0 и 1, устанавливаемого на информационном поле раскрытого УГО прибора. Эти восемь последовательностей длиной в 16 тактов сопровождаются синхросигналом, генерируемым на зажиме CLK. Логический анализатор подобен 8-канальному
осциллографу и отображает в функции времени восемь сигналограмм, снимаемых с точек подключения прибора. Абсолютные значения напряжений не
фиксируются, единице соответствует высокий уровень.
Рисунок 2.3 – Раскрытые изображения генератора слов и логического анализатора
Настройка этих приборов выполняется на раскрытых изображениях,
которые появляются после их выделения и команды Zoom, или просто после
117
двойного щелчка на их УГО на монтажном столе. Настройка генератора слов
заключается в печатании символов 0 и 1 на соответствующих позициях информационного поля. На рис.2.4 показан пример задания символов информационного поля и соответствующие ему диаграммы сигналов на восьми выходах генератора.
Сигналы на выходах генератора
Информационное поле
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1
1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0
1 1 1 1 1 1 0 0 1 1 0 0 0 0 0 0
0 0 1 1 1 1 1 1 0 0 0 0 0 0 1 1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
0
0
0
0
0
0
1
1
Рисунок 2.4 - Пример заполнения информационного поля генератора слов
Подлежащая исследованию схема собирается на рабочем поле монтажного стола. Для этого с помощью манипулятора «мышь» компоненты из
нужных разделов магазина компонентов перемещаются на рабочее поле, после чего выполняются их межсоединения. Для проведения линии связи между выводами компонентов и/или зажимами приборов курсор с помощью мыши перемещается к одной точке подключения, в которой в момент подключения появляется небольшой кружок. После этого при нажатой левой клавише мыши курсор перемещается ко второй точке подключения, где в момент
появления кружка клавиша отпускается. На изображении схемы немедленно
появляется линия связи. Аналогично можно подключить формируемую линию связи и к уже существующему проводу. При необходимости положение
118
линии связи можно скорректировать, для чего курсор необходимо подвести к
изображению этой линии и, нажав левую клавишу мыши, перетащить линию
в нужную позицию. Можно также назначить цвет линии связи после двойного щелчка на ее изображении, что удобно при подключении этой линии к
прибору - наблюдаемый сигнал окрашивается в цвет линии связи.
Для удобства выполнения описываемых ниже лабораторных работ рекомендуется использовать приведенные в электронном приложении к данному практикуму схемы виртуальных экспериментов, построенные в среде
Electronics Workbench. Схемы имеют те же наименования, что и пункты
настоящего практикума и помещены в папки, обозначенные номерами подразделов практикума.
2.2 Характеристики полупроводниковых приборов
Основу современной интегральной схемотехники составляют полупроводниковые усилительные приборы – биполярные и полевые транзисторы,
конструкции которых приспособлены к планарной технологии и совершенствуются по пути уменьшения габаритов, снижения энергопотребления и повышения быстродействия. Для построения схем на полупроводниковых приборах и грамотного их необходимы сведения об их вольтамперных характеристиках (ВАХ). Сведения о ВАХ диодов и транзисторов используются главным образом для расчета и оптимизации статических параметров схем.
2.2.1 Вольтамперная характеристика диода
Объект исследования и методика эксперимента
Объектом исследования в данной работе является полупроводниковый
диод, а цель работы состоит в установлении параметров его вольтамперной
характеристики. Аналитически ВАХ диода – зависимость протекающего через него тока I д от приложенного напряжения U д описывается известным из
физики выражением

I д  I 0 eUд
mT
,
1
(2.1)
119
где I 0 - ток насыщения p-n перехода при обратном смещении  U д  mT ,
T  26 мВ – температурный потенциал, m – коэффициент, зависящий от по-
лупроводникового материала (для кремния m = 1,2 … 2). Для выполнения
численных расчетов необходимо по данным измерений ВАХ определить параметры I 0 и m, для достаточно располагать сведениями о токе и напряжении
в двух точках ВАХ: 1 – U д1 , I д1 и 2 – U д 2 , I д 2 . Ввиду малости значения обратного тока насыщения I 0 его непосредственное измерение затруднено, поэтому
обе измеряемые точки следует назначать для прямосмещенного перехода,
например при токах 0,1 мА и 1 мА. При таких токах U д  mT , eU
этому уравнение ВАХ упрощается до I д  I 0 eU
д
mT
д
mT
 1 ,
по-
.
Пусть имеются данные пары измере-
Iд
ний для двух точек ВАХ: U д1 , I д1 и U д 2 , I д 2
(рис.2.5). Тогда:
Iд2

 I e
2

 1.
I д1  I0 eUд1 mT  1 ;
Iд2
U д 2 mT
0
Разделив второе уравнение на первое, по-
I0
сле некоторых преобразований получим
U д 2  U д1
m
.
T ln I д 2 I д1 
Iд1
1
Uд1 Uд2
Uд
Рисунок .2.5 – Вольтамперная
характеристика диода
(2.2)
После этого параметр I 0 можно найти из (2.1), подставив в него известное
значение коэффициента m:
I 0  I д1 eU д1
m T
.
(2.3)
Схема физического эксперимента по измерению ВАХ диода представлена на рис.2.6а. В лабораторных условиях, изменяя напряжение источника Е
в пределах от 0 до значения Еmax, при котором ток станет максимальным
I дmax  Emax R (R - сопротивление токоограничительного резистора в схеме), с
достаточно малым шагом (8 – 10 точек), измеряют значения падения напря-
120
жения на диоде. Данные измерений вносят в таблицу, по результатам строят графическую зави-
мА
симость I д  f U д  .
Iд
R
Е
Виртуальный вариант схемы измерения
Uд
(рис.2б) упрощается благодаря наличию среди
виртуальных компонентов моделирующей про-
V
а)
граммы источника тока. Задавая значения тока, с
помощью
вольтметра
фиксируют
показания
вольтметра. Результаты измерений, помещенные
в таблицу, дают основания для построения ВАХ
диода. По данным пары измерений рассчитыва-
б)
Рисунок 2.6 – Схемы измерения ВАХ: а – физическая,
б - виртуальная
ются параметры аналитической зависимости (2.1).
Задание и порядок выполнения работы
Проведите экспериментальное измерение вольтамперной характеристики полупроводникового диода и определите по ней параметры ее математической модели. Из бункера компонентов моделирующей программы (раздел Active) вызовите модель диода в соответствии с вариантом задания (см.
табл.2.5). По схеме рис.2.6б (она имеется в собранном виде в папке 2.2 под
наименованием «2.2.1») проведите измерение вольтамперной характеристики, для чего следует выполнить следующие действия:
 после двойного щелчка на изображении источника тока задавайте
значения тока в диапазоне 0 … 10 мА с переменным шагом, например: 0; 0,1
мА; 0,2 мА; 0,5 мА; 1 мА; 2 мА; 5 мА; 10 мА;
 при каждом значении тока после включения клавиши питания зафиксируйте в таблице значение прямого падения напряжения на диоде – показание вольтметра.
 по данным заполненной таблицы постройте график ВАХ диода;
 выберите из таблицы значения U д1 , I д1 и U д 2 , I д 2 для двух произвольно
взятых точек измерения, различающихся значениями тока в 10 – 100 раз;
121
6
7
8
9
10
1N3881
1N3889
1N3899
1N3903
1N4001
1N4002
1N4003
1N4004
11
12
13
14
15
1N4723
5
1N4148
4
1N4007
3
1N4006
2
1N4005
1
1N3493
Вариант
Тип
диода
1N3492
Таблица 2.5
18
19
20
21
22
23
24
25
26
27
28
29
1N4937
1N5400
1N5402
1N5404
1N914
1N4149
1N4150
1N4151
1N4152
1N4153
1N4154
1N4305
30
1N4446
17
1N4724
Вари- 15
ант
Тип
диода
1N4933
Продолжение табл. 2.5
 рассчитайте по формулам (2.2), (2.3) параметры m и I 0 и запишите
аналитическое выражение ВАХ (2.1) с численными параметрами;
 подставляя в полученную формулу значения U дk из таблицы результатов измерений, рассчитайте для каждой точки значения I дk ;
 на графике экспериментально снятой ВАХ изобразите расчетную
кривую ВАХ;
 сравните экспериментальную и расчетную кривые ВАХ и сделайте
выводы по результатам работы.
2.2.2 Выходные характеристики биполярного транзистора
Объект исследования и методика эксперимента
Объектом исследования в данной работе является биполярный транзистор, предметом исследования – семейство его выходных характеристик
(входная характеристика транзистора – зависимость его входного тока базы
I б от входного напряжения база-эмиттер U бэ аналогична характеристике дио-
да). Для объяснения режимов работы биполярного n-p-n транзистора используем представленную на рис.2.7 его простую модель, носящую название не122
линейной инжекционной модели Эберса-Молла, здесь же показан и общий
вид семейства выходных характеристик транзистора.
Iк
К
Iк
Е
Iб
Iэ
rб
αI1
Iб I1
αiI
2
Iб4
Iб3
Uбк
Iк
rкэ
αIэ
rб
Б
rэ
Э
ΔIк
К
б)
Iб2
Uкэ
Iб
а)
ΔUкэ
rк
Э
Б
Iэ
Iб5
Iк
Б
rк
I2
К
Iб1=0
Iэ
Uбэ Э
в)
Uкэ
Рисунок 2.7 – Модель Эберса-Молла и выходные характеристики биполярного
транзистора: а – эквивалентная схема по Эберсу-Моллу, б – модель для активного
режима, в – семейство выходных характеристик
Модель транзистора позволяет объяснить особенности его работы в основных режимах:
 нормальный активный (усилительный) режим, когда переход базаэмиттер смещен в прямом направлении (открыт), а переход база-коллектор –
в обратном направлении (закрыт);
 режим отсечки, когда оба перехода смещены в обратном направлении (транзистор закрыт);
 режим насыщения, когда оба перехода открыты;
 инверсный активный режим, когда переход база-коллектор смещен в
прямом направлении, а переход база-эмиттер – в обратном.
В модели приняты обозначения:
 rб, rэ, rк – объемные сопротивления областей базы, эмиттера и коллектора;
 I1, I2 – токи эмиттерного и коллекторного переходов;
 I1 – управляемый источник тока, отображающий часть инжектированного эмиттером тока I1, которая устремляется в коллектор;
123
 i I 2 – управляемый источник тока, отображающий часть инжектированного коллектором тока I2, которая устремляется в эмиттер в инверсном
режиме работы транзистора;
  ,i – коэффициенты передачи тока эмиттера в нормальном активном и инверсном активном режимах работы соответственно.
В нормальном активном режиме модель можно упростить до схемы,
показанной на рис.2.7б, которая соответствует наиболее часто применяющемуся в цифровой технике включению транзистора с общим эмиттером. Так
как коллекторный переход смещен в обратном направлении, то его обратным
током можно пренебречь, при этом, поскольку I э  I б  I к и I к  I э , то
Iк 

I б  I б .
1-
(2.4)
Значение  весьма близко к единице, поэтому коэффициент передачи тока
базы   1 .
Выходная характеристика транзистора в схеме с общим эмиттером –
зависимость выходного тока коллектора I к от выходного напряжения U кэ при
постоянном токе базы I б ( I к  f U кэ  , рис.2.7в). На характеристике можно выделить два участка, один из которых (крутой при малых значениях U кэ ) относится к режиму насыщения, а второй (пологий, когда ток I к остается почти
неизменным) – к линейному режиму усиления. В линейном режиме ток коллектора определяется током базы (2.4). Насыщение транзистора в схеме с
общим эмиттером происходит ввиду наличия в схеме внешнего по отношению к транзистору резистора коллекторной нагрузки Rк , который ограничивает ток коллектора. При насыщении транзистора увеличение тока базы не
приводит к возрастанию тока коллектора, который не может быть больше
значения I кнас  E Rк , поэтому условие насыщения можно представить как
I бнас  I кнас  . Насыщение может быть также охарактеризовано открыванием
124
перехода база-коллектор, когда потенциал коллектора становится ниже потенциала базы, который определяется уравнением
U бэ.нас  rб I б  mT lnI б I 0  ,
(2.5)
в котором первый член отображает падение напряжения на объемном сопротивлении базы, а второй – падение напряжения на p-n переходе база-эмиттер.
Таким образом, уравнение (2.5) определяет границу области насыщения по напряжению коллектор-эмиттер как
U кэ .нас  U бэ.нас 
 I 
I к  mT ln к  ,

 I 0 
rб
(2.6)
откуда следует, что эта граница зависит от тока коллектора. Крутизна участка выходной характеристики в режиме насыщения определяется динамическим сопротивлением промежутка коллектор-эмиттер rкэ.нас , которое при
I к  0,5I бнас , где в данном случае I бнас – реальный ток базы, равно
rкэ .нас  dU кэ .нас dI к .нас  U кэ .нас I к .нас  4mT I б .нас  .
(2.7)
Таким образом, из эквивалентной схемы рис.2.7б и последнего выражения
видно, что напряжение U кэ .нас насыщенного транзистора увеличивается с ростом коллекторного тока и уменьшается с увеличением тока базы I б .нас .
В пологой активной области ток коллектора слабо зависит от напряжения U кэ и определяется главным образом током базы (2.4). Хотя выходная
цепь транзистора в данном режиме подобна генератору тока, ее сопротивление, хотя и велико, но все же не бесконечно. Динамическое выходное сопротивление можно определить экспериментально как отношение приращения
напряжения ΔUкэ к приращению тока ΔIк (рис.2.7в):
rкэ .дин  U кэ I к  U э I к ,
(2.8)
где U э – так называемое напряжение Эрли, равное по абсолютному значению
напряжения в точке пересечения продолжения линейного пологого участка
характеристики с осью абсцисс.
125
Схема физического эксперимента по измерению выходных ВАХ транзистора представлена на рис.2.8а. Эта схема используется для исследований в
лабораторных условиях. Измерения проводятся в следующем порядке:
1) в соответствии с назначением проектируемой схемы выбирается
максимальный рабочий ток коллектора транзистора Iк.max и определяется ориентировочное значение соответствующего ему тока базы I б .max  I к .max  ;
2) регулировкой значения напряжения источника входной цепи Е последовательно устанавливается ток базы I б в пределах от 0 до I б .max , значение
которого контролируется миллиамперметром. Для построения семейства выходных характеристик достаточно устанавливать 4 … 8 значений тока базы
желательно с равномерным шагом;
3) при каждом значении тока базы I бi производится измерение соответствующей выходной характеристики I к  f U кэ  , для чего, изменяя напряжение источника U кэ в пределах от 0 до U кэ .max (значение U кэ .max выбирается
равным напряжению питания схемы, оно не должно превышать паспортного
значения для данного типа транзистора),
миллиамперметром измеряют ток коллектора I к . Поскольку зависимость I к  f U кэ  существенно нелинейна, то задавать значение
U кэ
мА
Iк
R
мА
Е
V
Uкэ
Iб
следует с переменным шагом: на
начальном участке – с шагом 0,05 – 0,1 В, а
а)
после выхода на пологий участок шаг можно увеличить до 1 – 2 В;
4) измеренные по п.3 значения тока
коллектора заносятся в таблицу, по результатам измерений на одном графике строятся
кривые зависимостей I к  f U кэ  для каждого
значения тока базы как параметра.
б)
Рисунок 2.8 – Схемы измерения
выходной характеристики
биполярного транзистора:
а – физическая, б - виртуальная
126
Схема виртуального эксперимента (рис.2.8б) отличается от физической
схемы входной цепью с источником тока базы IB, значение которого можно
установить после двойного щелчка на его изображении без последующего
измерения миллиамперметром. То же касается и выходной цепи, где не требуется измерения напряжения, поскольку оно устанавливается источником
UCE. Порядок измерений не отличается от порядка, описанного выше для
физической схемы.
Задание и порядок выполнения работы
Проведите экспериментальное измерение семейства выходных характеристик биполярного транзистора и определите по ней коэффициент передачи тока базы  , выходное сопротивление коллектор-эмиттер в насыщенном rкэ .нас и активном rкэ .дин режимах и напряжение Эрли U э .
Из бункера компонентов моделирующей программы (раздел Active)
вызовите модель биполярного транзистора в соответствии с вариантом задания (см. табл.2.6). На рабочем столе Workbench соберите схему измерений
рис.2.8б (можно воспользоваться собранной схемой 2.2.2 в папке 2.2) и выполните следующие действия:
 после двойного щелчка на изображении источника напряжения UCE
установите его напряжение U кэ равным половине питающего напряжения.
Аналогично источником тока базы IB задайте его значение I б равным 0,1 мА.
Включив питание схемы, миллиамперметром в цепи коллектора зафиксируйте величину тока I к . Определите значение коэффициента передачи тока базы
как   I к I б ;
 по своему усмотрению выберите максимальное значение тока коллектора Iк.max равным 10 … 30 мА и, воспользовавшись полученным ранее
значением коэффициента передачи тока базы  , найдите значение максимального тока базы как I б .max  I к .max  ;
127
 задавая значения тока базы I б в диапазоне 0 … Iк.max с постоянным
шагом, например равным 1/5 , проведите измерение точек соответствующей
Таблица 2.6
12
2N5088
15
2N4967
2N4124
12
14
12
2N4014
10
2N4410
2N3947
10
13
12
2N3904
10
2N4401
2N3903
10
12
12
2N3707
11
10
10
2N3391
9
8
8
2N3055
7
8
6
2N2369
5
8
4
2N2222
3
8
2
2N2218
Напряжение
питания, В
1
8
Вариант
Тип транзистора
Продолжение табл. 2.6
2N2877
2N2923
2N2924
2N2925
2N3011
20
30
30
30
30
2N3020
2N2714
20
30
30
2N2712
20
29
2N6058
28
20
27
2N5551
26
20
25
2N5550
24
15
23
2N5223
22
15
21
2N5210
20
15
19
2N5179
18
15
17
2N5089
Напряжение
питания, В
15
15
Вариант
Тип транзистора
каждому значению тока базы выходной характеристики. С этой целью устанавливайте значение напряжения источника UCE на начальном участке характеристики с шагом 0,05 – 0,1 В, а после того, как ток перестает существенно изменяться, – с шагом 1 – 5 В в зависимости от питающего напряжения с тем, чтобы общее количество измеренных точек было порядка 8 – 10;
 при каждом значении U кэ измерьте миллиамперметром значение тока
коллектора Iк, результаты измерений занесите в таблицу;
 по данным заполненной таблицы на одном и том же графике изобразите кривые выходной характеристики для всех значений тока базы (семейство характеристик);
 по верхней из семейства характеристик путем построения треугольников подобно рис.2.8в с использованием формул (2.7) и (2.8) определите
выходное сопротивление коллектор-эмиттер в насыщенном rкэ .нас и активном
rкэ .дин режимах, а также оцените значение напряжения Эрли U э .
128
2.2.3 Статические характеристики полевого транзистора
Объект исследования и методика эксперимента
Объектом исследования в данной работе является униполярный (полевой) транзистор МОП-типа с индуцированным каналом (рис.2.9а), являющийся основным компонентом цифровых микросхем КМОП. Предмет исследования – статические вольтамперные характеристики, знания которых необходимы для построения электронных устройств на основе МОП транзисторов и правильного применения микросхем.
Униполярный транзистор управляется электрическим полем – напряжением на его затворе, наличие которого приводит к появлению проводящего канала между истоком и стоком. Принцип полевого управления каналом
объясняет главную особенность полевого транзистора, состоящую в практически нулевом входном токе. Именно поэтому вместо входной характеристики МОП транзистора используют его проходную характеристику – зависимость выходного тока стока I c от входного напряжения между затвором и
истоком U зи (рис.2.9б). Кроме проходной характеристики используется также выходная характеристика транзистора, а точнее – семейство выходных
n-канальный
Iс
Сток
Iс
Iс
Затвор
Uси=Uзи– Ut
Uзи – Ut =2,0В
Uси
Uзи – Ut =1,5В
Uзи
Исток
Uзи – Ut =1,0В
Сток
Затвор
Uзи – Ut =0,5В
Uзи – Ut =0
Исток
Ut
а)
Uзи
0
б)
Uси
а)
Рисунок 2.9 – Проходная и семейство выходных характеристик МОП транзистора
характеристик, отражающих зависимость тока стока от напряжения стокисток I c  f U cи  при разных значениях U зи  const (рис.2.9в).
129
Выходные характеристики МОП-транзистора описываются уравнениями Хофстайна


U си2 


I

K
U

U
U
 C
t
си
 зи
2 



2

K U зи  U t 
I

при
 C
2
при
U си  U зи  U t ,
(2.9)
U си  U зи  U t ,
где К и U t – параметры транзистора (К – удельная крутизна в А/В2, а U t – пороговое напряжение). Первое уравнение относится к «линейной» (крутой)
области работы, располагающейся на семействе выходных характеристик левее показанной пунктиром границы U си  U зи  U t . Второе уравнение описывает поведение транзистора в области «насыщения» (пологий участок), а по сути – проходную характеристику I c U зи  , поскольку ток здесь слабо связан с
напряжением сток-исток. Важным параметром, характеризующим
усили-
тельные свойства МОП-транзистора, является крутизна S, определяемая как
отношение приращения тока стока dIс к вызвавшему это приращение изменению входного напряжения dU зи . В обеих областях
S  dI c dU зи  KU си  I c U зи .
(2.10)
Схема физического эксперимента по измерению статических ВАХ
транзистора представлена на рис.2.10а. Измерения проходной характеристики I c U зи  проводят в следующем порядке:
1) источником напряжения U си устанавливается напряжение питания
стоковой цепи заведомо большим порогового напряжения транзистора,
например 10 В;
2) постепенно повышая соответствующим источником напряжение затвор-исток U зи от нуля, фиксируют его значение в момент, когда появляется
ток стока I c . После этого регулировкой того же источника добиваются значения тока стока, равного 10 мкА, и регистрируют значение U зи , которое
равно при этом пороговому напряжению U t ;
130
3) повышая напряжение затвор-исток U зи от порогового значения U t до
его удвоенного значения 2U t (либо другого значения, при котором ток стока
не превышает допустимого) с равномерным шагом, примерно равным 0,2 U t ,
при каждом значении U зи миллиамперметром измеряют ток стока, которое
заносят в таблицу;
4) по результатам измерений строят график проходной характеристики
(рис.2.9б).
Выходные характеристики транзистора снимают по той же схеме
рис.2.10а при фиксированных значениях входного напряжения U зи в следующей последовательности:
1) источником входного напряжения устанавливают значение U зи равным значению измеренного ранее порогового напряжения U t , и, задавая регулировмА
кой источника U cи значения напряжения от
Iс
V
0 до 10 В (всего 6 – 10 значений) с переменным шагом (сначала мелкий порядка 0,1
В, потом крупнее – до 2 В), при каждом
Uзи
Uси
V
а)
значении U cи измеряют ток стока I C , которое заносят в таблицу;
2) повышая последовательно напряжение затвор-исток U зи от порогового значения U t до его удвоенного значения 2U t
б)
(либо другого значения, при котором ток
стока не превышает допустимого) с равномерным шагом, примерно равным 0,2 U t ,
Рисунок 2.10 – Схемы измерения
выходной характеристики
полевого транзистора:
а – физическая, б - виртуальная
при каждом значении U зи повторяют измерения по предыдущему пункту, результаты измерений заносят в таблицу;
131
3) по данным заполненной таблицы на одном графике строятся кривые
зависимостей I c  f U си  для каждого значения напряжения U зи как параметра
(семейство выходных характеристик).
Схема виртуального эксперимента (рис.2.10б) не содержит вольтметров, поскольку значения напряжений во входной и выходной цепях устанавливаются после двойного щелчка на изображениях соответственно источников Ugs и Uds и не требуют измерения. Порядок измерений не отличается от
порядка, описанного выше для физической схемы.
Задание и порядок выполнения работы
Проведите экспериментальное измерение проходной и семейства выходных характеристик заданного по варианту МОП-транзистора, постройте
графики характеристик, определите по ним эквивалентные параметры транзистора и проверьте применимость уравнений Хофстайна, построив по ним
расчетные кривые.
Из бункера компонентов моделирующей программы (раздел FIT, библиотека Library MOS) вызовите модель МОП-транзистора в соответствии с
вариантом задания (см. табл.2.7). На рабочем столе Workbench соберите схему измерений рис.2.10б (можно воспользоваться готовой схемой «2.2.3» в
папке «2.2»);и выполните следующие действия:
 после двойного щелчка на изображении источника напряжения Uds
установите его напряжение U си равным 10 В;
 постепенно повышая источником Ugs напряжение затвор-исток U зи
от нуля и включая всякий раз питание схемы, зафиксируйте значение U зи в
момент, когда появляется отличный от нуля ток стока I c . Зафиксированное
значение напряжения примерно равно пороговому напряжению транзистора
U *зи  U t ;
132
5
6
7
8
9
10
11
MOS3
MOS4
MOS5
MOS6
MOS7
MOS8
MOS9
MOS10
MOS11
12
13
14
15
MOS15
4
MOS14
3
MOS13
2
MOS12
1
MOS2
Вариант
Тип транзистора
MOS1
Таблица 2.7
26
27
28
29
MOS29
30
MOS30
25
MOS28
MOS23
24
MOS27
23
MOS26
22
MOS25
21
MOS24
20
MOS22
MOS18
19
MOS21
18
MOS20
17
MOS19
15
MOS17
Вариант
Тип транзистора
MOS16
Продолжение табл. 2.7
 последовательно устанавливая входное напряжение U зи в пределах
U *зи
… 2 U *зи с произвольным шагом, измерьте значения тока стока I c . Полу-
ченные значения запишите в таблицу результатов измерений;
 по данным заполненной таблицы постройте график проходной характеристики I c  f U cи  ;
 выберите на графике две точки, запишите их координаты: U зи1 , I c1 и
U зи 2 , I c 2 ( U зи 2  U зи1 );
 из второго выражения (2..9) определите удельную крутизну К и пороговое напряжение U t . Для расчета можно воспользоваться формулами
(2.10), вытекающими из (2.9):



I
U t  U зи1 c 2  U зи 2 
I c1




2IC 2
K 
;
2



U

U
зи 2
t

 Ic2



 I  1 ,
 c1

(2.10)
 подставив во вторую формулу (2.9) численные значения К и U t , на
том же графике постройте расчетную кривую проходной характеристики.
Сравните ее с экспериментальной кривой и сделайте выводы.
По той же схеме рис.2.10б проведите измерения выходных характеристики МОП-транзистора, для чего:
133
 источником Ugs установите напряжение U зи равным вычисленному
по формуле (2.10) значению порогового напряжения U t . Задавая регулировкой источника Uds значения напряжения сток-исток U cи от 0 до 10 В (всего 6
– 10 значений) с переменным шагом (сначала мелкий порядка 0,1 В, потом
крупнее – до 2 В), при каждом значении U cи измерьте ток стока I C , которое
заносят в таблицу;
 устанавливая напряжение U зи в пределах 1 U t … 2 U t с равномерным
шагом, примерно равным 0,2 U t (всего 4 – 6 значений U зи ), при каждом значении U зи повторите измерение выходной характеристики по методике предыдущего пункта. Результаты измерений заносите в таблицу;
 по данным заполненной таблицы на одном графике постройте кривые зависимостей I c  f U си  для каждого значения напряжения U зи как параметра (семейство выходных характеристик).
 проверьте справедливость формул (2.9), построив расчетные выходные характеристики при тех же значениях U зи и сравнив их с экспериментальными кривыми по предыдущему пункту.
2.3 Исследование логических вентилей
2.3.1 Исследование вентиля ДТЛ
Объект исследования и методика эксперимента
Объектом исследования в данной работе является ранее проанализированная схема диодно-транзисторного логического вентиля (см. п.1.1.2.1 раздела «Задачи и упражнения»). Предмет исследования – экспериментальное
исследование этой схемы, выяснение ее характеристик и параметров, а также
сопоставление полученных результатов измерений с расчетными данными.
Работа выполняется по вариантам, различающимися параметрами компонентов схемы, питающими напряжениями и емкостью нагрузки.
134
Различают параметры логического элемента в статическом и динамическом режимах работы. Статические параметры отражают его свойства при
неизменных или медленно меняющихся воздействиях и вытекают из его характеристик. К основным статическим характеристикам относятся передаточная, входная и выходная характеристики. Они описывают зависимости
соответственно выходного напряжения UO от входного UI, входного тока II от
входного напряжения UI и выходного напряжения UO от выходного тока IO.
Схема совместного измерения передаточной и входной характеристик
и их типовые формы представлена на рис.2.11. На один вход элемента подают регулируемое напряжение, на остальные входы – напряжение, разрешающее его работу (например, высокое напряжение питания логической «1»,
для элемента И-НЕ - напряжение питания). К выходу элемента подключают
нагрузку, например в виде набора аналогичных элементов. Изменяя входное
напряжение UI регулируемым источником в пределах обычно от нуля до
Источник
питающего
напряжения
&
UСС
Регулируемый источник напряжения
II
UI
&
UO
&
А
V
V
N входов
ИС
а)
UO
UOH
UOHT
IO
IIH
U
UOLT
UOL
UOLT
UOHT
UI
IIL
UOLT UILT
UNIL
UIHT UOHT UI
UNIH
в)
б)
Рисунок 2.11 – Схема измерения (а) и типовые формы передаточной (б) и входной (в)
характеристик
135
напряжения питания, соответствующими приборами контролируют значения
входного тока II и выходного напряжения UO, которые фиксируют в таблице
для всех точек измерения. По результатам измерений строят графические зависимости передаточной UO(UI) и входной II(UI) характеристик.
По графикам характеристик (рис.2.11) определяют следующие статические параметры:
1) выходные напряжения высокого UOH и низкого UOL уровней;
2) входные пороговые напряжения низкого UILT и высокого UIHT уровней;
3) выходные пороговые напряжения низкого UОLT и высокого UОHT
уровней;
4) логический перепад U OHT  U OLT  U ;
5) помехоустойчивость элемента по верхнему UNIH и нижнему UNIL
уровням входного напряжения U NIH  U OHT  U IHT ,U NIL  U ILT  U OLT ;
6) входной ток высокого уровня I IH ;
7) входной ток низкого уровня I IL .
Выходную характеристику UO = f(IO) снимают по схеме рис.2.12. Поскольку выходной ток может изменять направление в зависимости от логического состояния вентиля, то снимают две ветви характеристики, одну для вытекающего (положительного) тока при высоком уровне выходного напряжения, вторую – для втекающего (отрицательного) тока при низком уровне выходного напряжения. Логическое состояние вентиля устанавливается переИсточник
питающего
напряжения
UO
UСС
UIH
IО
R
&
UIL
V
А
Источник регулируемого
двухполярного
напряжения
UOHT
UOLT
UО
IOL
IOH
IO
Рисунок 2.12 – Схема измерения и типовая форма выходной характеристики
136
ключателем, подключающим к входу вентиля напряжение либо низкого, либо высокого уровня. Для вентилей ДТЛ низким уровнем «0» может служить
общая шина («земля»), а высоким – питающее напряжение UCC.
При установленном высоком уровне выходного напряжения путем понижения напряжения регулируемого источника увеличивают вытекающий
выходной ток от нуля и до момента, когда уровень выходного напряжения
понижается до значения порогового уровня UОHT. Значения тока IO и соответствующие им значения UO фиксируют в таблице. После перевода подвижного
контакта переключателя в противоположное положение аналогично проводят
измерения для втекающего выходного тока IO , который увеличивают путем
увеличения напряжения источника. Измерения продолжают до момента, когда выходное напряжение вентиля увеличивается до порогового уровня UОLT.
По результатам измерений строят характеристику (см. рис.2.12), по которой
находят параметры: IOL - выходной ток низкого уровня; IOH - выходной ток
высокого уровня. Эти параметры определяют допустимые значения выходного тока.
К статическим параметрам относят также
M - коэффициент объединения по входу - число входов элемента, по
которым реализуется логическая функция (обычно 2, 3, 4 и 8);
N - коэффициент разветвления по выходу, показывающий, какое максимальное число входов аналогичных элементов можно подключить к выходу данного элемента без нарушения его работоспособности.
Энергопотребление элемента оценивается следующими параметрами:
PCC - мощность потребления. В качестве этого параметра используют
среднюю мощность потребления за достаточно большой промежуток времени:
PССav= 0,5(PССH + PССL) ,
где PССH и PССL – значения мощности потребления в противоположных состояниях элемента. Для некоторых элементов мощность при переключении в
137
десятки раз больше статической мощности, поэтому для них для них дают
среднюю мощность потребления при максимальной частоте переключения,
либо приводят зависимость мощности от частоты PСС(F);
IСС - ток потребления. Очевидно, что PСС = UCCICC, где UCC - питающее
напряжение.
Динамические параметры отражают поведение элемента во времени и
характеризуют скорость передачи сигнала с входов на выходы. Быстродействие элемента зависят не только от его собственной электрической схемы,
но и от характера внешней нагрузки. Динамические параметры в лабораторных условиях измеряют с помощью осциллографа, один вход которого подключают к входу, а второй - к выходу элемента (рис.2.13). На вход вентиля
подают импульсы с рабочими уровнями U OL и U OH микросхем данной серии,
к выходу элемента подключают эквивалентную нагрузку. Наблюдая на
экране осциллографа одновременно входной и выходной сигналы (А и В),
измеряют основные параметры согласно приведенной временной диаграмме.
Отсчеты временных интервалов производят между точками пересечения
входным и выходным импульсами уровней 0 ,1U , 0 ,5U и 0 ,9U .
Источник
питающего
напряжения
Генератор
импульсов
Эквивалентная нагрузка
U
UОH
UI
0,5U
UОL
t
UI
&
UO
В ДвухканальА
tPLH
tPHL
UO
0,5U
UOH
ный осциллограф
tf
UOL
tr
t
Рисунок 2.13 – Схема и порядок измерения характеристики динамических параметров
Основными динамическими параметрами элемента являются:
t PHL - время задержки распространения при переходе от высокого уров-
ня выходного напряжения к низкому (P – Propagation (распространение));
138
t PLH - время задержки распространения сигнала при переходе от низко-
го уровня выходного напряжения к высокому;
t Pav  ( t PHL  t PLH ) / 2 - среднее (average) время задержки распростране-
ния сигнала (используется при расчете задержки сигнала цепью последовательно соединенных элементов);
t f и t r - времена спада (fall) и нарастания (rise) выходного импульса,
равные интервалам времени, в течение которых выходное напряжение спадает от уровня 0 ,9U до 0,1U и соответственно нарастает от уровня 0,1U
до уровня 0 ,9U .
Задание и порядок выполнения работы
Объект исследования – виртуальная модель логического элемента ДТЛ
в виде подсхемы DTL появляется в разделе Customs (Заказные) магазина
компонентов Electronics Workbench после открытия схемного файла «2.3.1».
Схема вентиля ДТЛ и ее виртуальный
UCC
аналог приведены на рис.2.14 (а, б), в
табл.2.8 даны по вариантам параметры
компонентов схемы. Параметры элементов подсхемы DTL и емкость
нагрузки (внутри подсхемы) необхо-
R3
R1
VD1
Y
VD3 VD4
VТ1
X1
X2
CH
R2
VD2
а)
-UDD
димо задать в соответствии с вариантом после раскрытия подсхемы. Обозначение модели двухвходового вен-
DTL
тиля И-НЕ имеет входы с левой стороны прямоугольника, выход с правой
стороны, выводы для подключения питания (сверху) и «земли» (снизу).
В процессе измерений входные
воздействия прикладываются к одному
б)
Рисунок 2.14 – Вентиль ДТЛ: принципиальная схема (а) и подсхема DTL в среде
Workbench (б)
139
входу, незадействованные входы либо подключаются к шинам логической 1
и 0, роль которых могут исполнять цепи питания и земли, либо объединяются с рабочим входом. В процессе исследования снимаются статические передаточная, входная и выходная характеристики, а также измеряются основные
динамические параметры.
UCC
UDD
R1
В
R2
R3
кОм
пФ
Вариант
Вариант
Таблица 2.8
CH
UCC
UDD
R1
В
R2
R3
кОм
CH
пФ
1
1,8
5,6
3,6
20
16
4,7
8,2
1
20
2
2,2
5,1
5,1
30
17
5,6
12
1
30
2,7
10
1
50
18
6,8
15
1
50
4
3
15
2
30
19
8,2
20
2
10
5
5,1
22
10
20
20
10
27
2
20
6
1,8
10
1
50
21
4,7
10
2
100
7
2,2
13
2
30
22
5,6
12
2
30
2,7
15
2
50
23
6,8
15
2
50
9
3
22
2
100
24
8,2
18
3,6
10
10
5,1
27
5,1
20
25
10
24
3,6
20
11
3,6
4,7
1
20
26
2,7
15
1,5
100
12
4,7
4,7
1
30
27
3,3
15
1
50
6,8
10
1
50
28
3,9
22
2
50
14
8,2
10
2
50
29
4,7
27
2
30
15
10
10
3,6
20
30
5,6
33
3
20
3
8
13
5
5
12
-5
-12
-5
12
10
5
-12
-10
-10
Схема выполнения виртуального
эксперимента
показана
на
рис.2.15.
Для совместного измерения
передаточной и входной характеристик пару переключателей нажати-
Рисунок 2.15 – Схема виртуального эксперимента с вентилем ДТЛ
140
ем клавиши «Пробел» («Space») переведите в положение, при котором к входу подсхемы DTL подключается источник постоянного напряжения UI, а к ее
выходу – вольтметр. Источниками питания вентиля служат источники постоянных напряжений UCC и UDD, значения которых установите в соответствии с вариантом задания после двойного щелчка на их изображениях. Перед измерением источником тока IO в выходной цепи установите выходной
ток вентиля равным нулю (отключите его).
Измерения проведите в следующем порядке. Двойным щелчком на
изображении источника входного напряжения в появившемся диалоговом
окне назначайте входное напряжение из диапазона 0...3 В, после чего щелчком на изображении клавиши питания в правом верхнем углу экрана Electronics Workbench запускайте процесс моделирования. Результатом моделирования являются показания вольтметров UI, UO и амперметра II (значения
соответственно UI, UO и II), которые заносите в рабочую тетрадь. По данным
измерений постройте графики передаточной и входной характеристик и
определите значения параметров UOH, UOL, UILT, UIHT, UОLT, UОHT, U , UNIH,
UNIL, I IH , I IL .
При измерении выходной характеристики положения подвижных контактов переключателей «Space» оставьте прежними. Измерение ветви выходной характеристики, соответствующей вытекающему току, выполните при
равном нулю напряжении источника UI, что обеспечивает высокий уровень
выходного напряжения. Далее увеличивайте номинал тока источника IO,
назначая его после двойного щелчка на изображении, от 0 до значения, при
котором выходное напряжение понизится до порогового уровня, за который
*
 2 U CC .
в данном случае можно принять уровень U OHT
3
Аналогично после установки входного напряжения UI равным напряжению источника UCC проведите измерение ветви выходной характеристики
для втекающего тока при низком уровне выходного напряжения. В данном
режиме следует задавать отрицательные значения источника тока II от 0 до
141
значения, при котором выходное напряжение повысится до порогового
напряжения UОLT, полученного в процессе измерения передаточной характеристики. Значения тока и напряжения занесите в рабочую тетрадь, по результатам измерений постройте график выходной характеристики, подобный
графику, показанному на рис.2.12. Зафиксируйте параметры IOL, IOH.
В обоих режимах измерения выходной характеристики при равном нулю выходном токе соответствующими амперметрами измерьте токи, потребляемые вентилем от источников питания UCC и UDD. Вычислите значения потребляемой от источника питания UCC мощности PССH и PССL
PCCH  U CC  I CCH
и
PCCL  U CC  I CCL ,
а
также
средней
как
мощности
PCCav  0,5PCCL  PCCH  . Аналогично найдите значения мощности, потребляе-
мую от источника питания UDD, PDDH  U DD  I DDH и PDDL  U DD  I DDL , а также
средней мощности PDDav  0 ,5PDDL  PDDH  . Определите также общую среднюю мощность потребления вентиля как сумму Pav  PCCav  PDDav .
Переведя подвижные контакты переключателей «Space» (рис.2.15) в
положения, при которых к подсхеме DTL оказываются подключенными генератор импульсов и осциллограф, выполните измерение динамических параметров вентиля. Измерение времени задержки распространения и длительностей фронта и спада выходного импульса выполните в соответствии с временными диаграммами, показанными на рис.2.13. Частоту прямоугольных
импульсов генератора установите равной 1 МГц, амплитуду и смещение базовой линии равными половине питающего напряжения, длительность импульсов выберите равной их полупериоду. Масштаб развертки осциллографа
по вертикальной и горизонтальной осям задайте органами управления таким
образом, чтобы наблюдаемые сигналы (один период) умещались в пределах
экрана.
По изображениям с помощью маркеров при развернутом изображении
осциллографа (режим ZOOM) проведите измерение времен задержки распространения ( t PHL , t PLH ) и длительностей фронта и спада выходного импульса
142
( t r , t f ),
определите
среднее
время
задержки
распространения
t Pav  0 ,5t PHL  t PLH  .
По найденным значениям средней мощности потребления и средней
задержки распространения определите работу переключения вентиля
A  PCCav  t Pav .
Сравните полученные результаты измерений и вычислений с расчетными результатами (п.1.1.2.1) и сделайте выводы по работе.
2.3.2 Исследование вентиля ТТЛ
Объект исследования и методика эксперимента
Объект
исследования
–
логический
вентиль
транзисторно-
транзисторной логики (ТТЛ). Микросхемы ТТЛ средней интеграции были созданы одними из первых цифровых интегральных схем и к настоящему времени серии ТТЛ (типовая К155, микромощная ТТЛШ К555, быстродействующая ТТЛШ К531) функционально развиты и включают разнообразные вентили и фунциональные узлы.
На рис.2.16 показаны некоторые модификации схемы ТТЛ. В базовой
схеме (а) используется двухтактный выход (push-pull), который обеспечивает
повышенную помехоустойчивость и малое выходное сопротивление в обоих
логических состояниях, что способствует ускоренному перезаряду емкости
нагрузки. Логическую функцию И выполняет каскад на основе многоэмиттерного транзистора VT1, предоконечный фазорасщепитель (VT2) и двухтактный усилитель (VT3, VT4) осуществляют функцию инверсии. Операция
ИЛИ-НЕ в схеме (б) реализуется путем параллельного подключения к основной цепи распространения сигнала от входа Х1 через транзисторы VT1, VT2
дополнительной цепи от входа Х2 через транзисторы VT1*, VT2*. Появление
высокого уровня логической «1» на любом входе приводит к замыканию
участка коллектор-эмиттер транзистора VT2 (VT2*) и включению выходного
транзистора VT4.
143
UCC
UCC
R1
R2
R1
R4
R1*
R2
R4
VT1
VТ3
VТ3
Х1
VT1
VТ2
VD1
Х1
Х2
Х3
Y
VТ2
Х2
VD1
VT1*
Y
VТ2*
VТ4
VТ4
R3
R3
а)
б)
UCC
UCC
R1
R2
R4
R1
R6
R2
VT1
VТ4
Х1
VT1
VD1
VD2
Х2
VТ2
Y
VТ2
VT1*
VТ3
R3
R5
в)
Y
VТ2
VТ5
VТ3
R3
Х1
Х2
г)
Рисунок 2.16 – Базовая схема вентиля И-НЕ ТТЛ с двухтактным выходом (а)
и ее модификации: б – вентиль ИЛИ-НЕ, в – вентиль И,
г – вентиль И-НЕ с открытым коллектором
В схеме вентиля И без инверсии (в), где транзисторы VT1, VT1* являются все тем же многоэмиттерным транзистором, добавлен еще один инвертирующий каскад на транзисторе VT3. В том случае, когда на оба входа схемы поступают высокие логические уровни, транзисторы VT2, VT3 открываются, что приводит к закрыванию транзистора VT2 и появлению на выходе
схемы напряжения высокого уровня. Еще одна схема, показанная на
рис.2.16г, иллюстрирует организацию в вентиле И-НЕ «открытого коллекторного выхода», необходимого для возбуждения нестандартной нагрузки,
например обмотки электромагнитного реле, которая подключается между
шиной питания и выходом вентиля.
144
Быстродействие вентилей ТТЛ ограничивается насыщенным режимом
работы открытых транзисторов, на закрывание которых требуется время, связанное с рассасыванием неосновных носителей заряда из области базы.
В данной лабораторной работе предлагается провести исследование
ТТЛ-вентиля, выполняющего операцию И. Методика проведения исследования, заключающегося в измерении его статических характеристик и динамических параметров, не отличается от методики, описанной выше для вентиля
ДТЛ. При проведении измерений следует учитывать то, что вентиль И является неинвертирующим.
Задание и порядок выполнения работы
Проведите экспериментальное исследование типового элемента ТТЛ –
двухвходового вентиля И, снимите статические передаточную, входную и
выходную характеристики, измерьте динамические параметры.
Работу выполните в следующем порядке. Запустив программу Electronics Workbench, через раздел File опорного меню программы раскройте папку
«2.3» и далее схемный файл 2.3.2, показанный на рис.2.17. Этот файл представляет собой общую схему
исследования типового вентиля И. Работа проводится с
целью ознакомления с основными свойствами ТТЛ
микросхем и по этой причине не дифференцируется
по вариантам.
Рисунок 2.17 – Схема исследования вентиля ТТЛ
Переключатели «Space» установите в положение, соответствующее
снятию статических характеристик (см. пункт 2.3.2). В том же порядке, как
это описано для вентиля ДТЛ, проведите измерение входной и передаточной
характеристик, занесите результаты измерений в рабочую тетрадь, постройте
графики характеристик и определите значения статических параметров UOH,
145
UOL, UILT, UIHT, UОLT, UОHT, U , UNIH, UNIL, I IH , I IL . Перед измерением установите нулевое значение тока источника IO в выходной цепи вентиля.
Измерение выходной характеристики проведите по отдельности для
высокого уровня выходного напряжения с вытекающим током (входное
напряжение также должно иметь высокий уровень) и для низкого выходного
уровня с втекающим током (при низком уровне входного напряжения). После
измерения и построения графика характеристики определите параметры IOL,
IOH вентиля, при этом за выходное пороговое напряжение примите его пас*
портное значение U OHT
 2,4В .
В обоих режимах измерения выходной характеристики при равном нулю выходном токе соответствующими амперметрами измерьте токи, потребляемые вентилем от источника питания UCC. Вычислите значения потребляемой от источника питания UCC мощности PССH и PССL, а также средней мощности PCCav  0,5PCCL  PCCH  .
Переведя подвижные контакты переключателей «Space» (рис.2.17) в
положения, при которых к подсхеме AND ТTL оказываются подключенными
генератор импульсов и осциллограф, в режиме ZOOM осциллографа по методике, изложенной для вентиля ДТЛ выполните измерение динамических параметров вентиля t PHL , t PLH , t r , t f и вычислите среднее время задержки распространения.
По найденным значениям средней мощности потребления и средней
задержки распространения определите работу переключения вентиля
A  PCCav  t Pav .
2.3.3 Исследование вентиля ЭСЛ
Объект исследования и методика эксперимента
Объект исследования – логический вентиль эмиттерно-связанной логики (ЭСЛ). Среди цифровых микросхем на основе кремния микросхемы ЭСЛ
обладают наибольшим быстродействием, что, впрочем, достигается в ущерб
146
энергопотреблению, которое у них значительно больше, чем у микросхем
ТТЛ. Микросхемы ЭСЛ выпускаются в виде нескольких серий средней интеграции, в частности серий К500 и 1500.
Ядро схемы типового вентиля ЭСЛ,
RK1
показанной на рис.2.18,
является дифференциальный каскад VT1–VT2, работающий в ре-
R1
RK2
VТ3
VТ4
UO1
VТ1
UI1
VТ1*
жиме «большого сигнала», такие
каскады называют ещё токовыми
VD1
VТ2
UI2
UОП
R3
RН
IЭ
UO2
VТ0
RЭ
VD2
R2
RН
переключателями. Режим работы
каскада по постоянному току зада-
-UDD
Рисунок 2.18 – Схема элемента ЭСЛ
ют источник опорного напряжения, выполненный на эмиттерном повторителе
VT0 с цепью базового смещения R1, VD1, VD2, R2, а также общая эмиттерная цепь в виде резистора RЭ, соединенного с шиной отрицательного питания
–UDD. Указанный источник обеспечивает напряжение на базе VT2, близкое к 1,3В, причем включение пары диодов в цепь базового смещения обеспечивает
температурную стабилизацию тока смещения каскада IЭ.
Для реализации операции ИЛИ параллельно основному транзистору
VT1 дифференциального каскада (его участку коллектор-эмиттер) включают
дополнительные транзисторы VT1*. Эмиттерные повторители VT3, VT4
уменьшают выходное сопротивление вентиля, способствуя ускоренному перезаряду емкостей нагрузки. Повышенное быстродействие вентиля достигается также благодаря ненасыщенному режиму работы всех транзисторов, а
также его малому логическому перепаду, сокращающему время перезаряда
внутренних емкостей.
Некоторые особенности применения ЭСЛ схем состоят в следующем.
Во-первых,
наличие
противофазных
выходов
U O1  U I 1  U I 2 ,U O 2  U O1  U I 1  U I 2 с практически нулевой взаимной задержкой
упрощает проектирование «быстрых» схем. Во-вторых, нагрузочные резисто-
147
ры RH выходных эмиттерных повторителей являются внешними элементами
вентиля, что позволяет уменьшить мощность, рассеиваемую непосредственно
кристаллом микросхемы. В-третьих, питание вентиля ЭСЛ осуществляется
отрицательным напряжением UDD (для микросхем К500 -5,2 В), это необходимо для более контрастного различия низкого (UOL < -1,67В) и высокого
(UOH > -0,98В) уровней выходного напряжения. Обычно в микросхемах
предусматриваются разные выводы для подключения операционной «земли»
центральной части вентилей и силовой «земли», с которой соединяются коллекторы выходных повторителей, что улучшает помехоустойчивость. Наконец, допускается объединение выходов разных вентилей ЭСЛ в «монтажное
ИЛИ», что позволяет выполнить эту операцию без внесения дополнительной
задержки.
ЭСЛ схемы могут работать непосредственно на длинные линии (до 15
м) в виде кабеля, согласованного по выходу путем соединения сигнального
провода с шиной питания -2 В через резистор с сопротивлением, равным
волновому сопротивлению линии.
Основной статической характеристикой ЭСЛ-вентиля является передаточная характеристика (рис.2.19), которая строится для обоих противофазных
выходов. Некоторое различие в характере кривых для разных выходов объясняется тем, что после пересечения входным
напряжением порогового уровня опорного
UI
UIL
U0П
UIH
UO1
напряжения U ОП ток в левом плече диффе-
UOH
ренциального каскада становится больше
UОП
тока смещения I Э , что вызывает увеличение
падения напряжения на резисторе RК1 и, как
следствие понижение выходного напряжения U О1 .
UO2
UOL
UO
Рисунок 2.19 – Передаточная
характеристика вентиля ЭСЛ
В ходе выполнения лабораторной работы предлагается снять передаточную характеристику вентиля ЭСЛ, определить связанные с ней статиче-
148
ские параметры, измерить динамические параметры, рассчитать потребляемую мощность и найти работу переключения вентиля. Методика измерения
параметров не отличается от описанной для вентиля ТТЛ за тем исключением, что при измерении передаточной характеристики входное напряжение
следует регулировать в пределах от -2 В до -0,5 В, а частоту импульсов с соответствующими уровнями надо установить 50 МГц.
Задание и порядок выполнения работы
Работу выполните в следующем порядке. Запустив программу Electronics Workbench, через раздел File опорного меню программы раскройте папку
«2.3» и далее схемный файл 2.3.3, показанный на рис.2.20. Этот файл представляет собой общую
схему исследования типового
ИЛИ/ИЛИ-НЕ
вентиля
серии
К500. Работа проводится
с целью ознакомления с
основными
свойствами
Рисунок 2.20 – Схема исследования вентиля ЭСЛ
ЭСЛ микросхем и по вариантам не различается.
Переключатели «Space» установите в положение, соответствующее измерению статических характеристик: к объединенным входам вентиля подключается источник входного напряжения UIN, а к выходам – вольтметры UO1
и UO2. Задавая входному напряжению значения в диапазоне –(2 … 0,5) В с
переменным шагом (шаг следует уменьшить при резком изменении выходных напряжений), на каждом шаге соответствующими вольтметрами фиксируйте значения выходных напряжений UO1 и UO2. Результаты измерений занесите в рабочую тетрадь, после чего постройте графики передаточной характеристики по обоим выходам. Определите значения статических параметров UOH, UOL, UILT, UIHT, UОLT, UОHT, U , UNIH, UNIL. При крайних значениях
149
входного напряжения, соответствующих двум противоположным состояниям
вентиля, зафиксируйте также значения тока потребления IDDL и IDDH и рассчитайте среднюю мощность потребления
.
Отметим, что измерение входной характеристики для вентиля ЭСЛ
особого смысла не имеет, поскольку входной ток чрезвычайно мал, его
наибольшее значение получается при высоком уровне входного напряжения
и равно
. То же касается и выходной характеристики
вентиля, характеризующей нагрузочную способность. Допустимый ток
нагрузки просто рассчитывается как разность между допустимым эмиттерным током выходных транзисторов и тока, протекающего через нагрузочный
резистор RH.
Переведя подвижные контакты переключателей «Space» (рис.2.20) в
положения, при которых к подсхеме ECL оказываются подключенными генератор импульсов и осциллограф, в режиме ZOOM осциллографа по методике, изложенной выше для вентилей ДТЛ и ТТЛ, выполните измерение динамических параметров вентиля t PHL , t PLH , t r , t f и вычислите среднее время задержки распространения.
По найденным значениям средней мощности потребления и средней
задержки распространения определите работу переключения вентиля
A  PDDav  t Pav .
2.3.4 Исследование вентиля КМОП
Объект исследования и методика эксперимента
Объект исследования – логический вентиль КМОП типа (КМОП – комплементарные МОП-транзисторы). Особенности КМОП схем определяются
свойствами полевых транзисторов с изолированным (индуцированным) каналом, главным из которых с точки зрения цифровой схемотехники следует
признать огромное сопротивление со стороны затвора – отсутствие входного
150
тока. Благодаря этому и двухтактной комплементарной структуре схемы у
вентилей КМОП практически отсутствует потребление мощности в статическом режиме.
Ядром структуры логического вентиля КМОП является показанная на
рис.2.21а схема инвертора, составленная из пары комплементарных транзисторов VT1 и VT2 с каналами противоположного типа и зеркальносимметричными вольтамперными характеристиками. В каждом логическом
состоянии открыт один из транзисторов, однако, поскольку нагрузкой схемы
являются аналогичные схемы, а по сути – затворы транзисторов, то ток через
канал открытого транзистора не протекает.
UCC
UCC
VT1
UO
UI
VT2
X1
Y
CН
X2
а)
б)
Рисунок 2.21 – Логические схемы КМОП: а – инвертор, б – вентиль И-НЕ
Схема на рис.2.21б иллюстрирует принцип построения логического
вентиля И-НЕ, составленного из пары инверторов: нижние n-канальные транзисторы инверторов соединены последовательно, а верхние p-канальные –
параллельно. Благодаря этому переключение вентиля происходит только в
случае, когда и на входе Х1, и на входе Х2 будут высокие уровни напряжения
логической «1».
Ввиду отсутствия статической нагрузки, низкий и высокий уровни выходного напряжения схем КМОП очень близки соответственно к нулю и
напряжению питания. Из других особенностей КМОП схем следует отметить,
их высокую помехоустойчивость, обычно регламентируемую как 30% от
напряжения питания, а также линейную зависимость динамической потреб-
151
ляемой мощности от частоты входных сигналов (PCC – мощность, UCC –
напряжение питания, CH – емкость нагрузки, f – частота):
2
PСС  U CC
CH f .
В процессе переключения в схеме возникает сквозной ток, который также
вносит вклад в мощность потребления. Однако, ввиду кратковременности
сквозного тока, связанной с ним составляющей мощности можно пренебречь.
Кроме прочего, достоинством микросхем КМОП типа является сохранение работоспособности в широком диапазоне питающего напряжения, так
микросхемы серии К561 способны работать в диапазоне питающего напряжения от 3 до 15 В.
Для микросхем средней интеграции справедливо утверждение об относительно низком быстродействии КМОП устройств. Задержка распространения обусловлена процессом перезаряда довольно большой емкости нагрузки
через существенное сопротивление канала открытого транзистора. Емкость
нагрузки складывается из паразитной емкости межсоединений и суммарной
входной емкости вентилей, подключенных к выходу инвертора (входная емкость большинства микросхем серии К561 составляет 10 – 12 пФ). Впрочем, в
современных КМОП БИС это положение теряет остроту, поскольку приборы
в них выполняются с применением новых материалов и конструкций, уменьшение топологических норм существенно сокращает емкости приборов и сопротивления их каналов.
Поскольку входная характеристика для схем КМОП не имеет смысла,
то в процессе исследования инвертора предлагается измерить его передаточную и выходную характеристики, а также провести осциллографическое измерение его динамических параметров.
Задание и порядок выполнения работы
Работу выполните в следующем порядке. Запустив программу Electronics Workbench, через раздел File опорного меню программы раскройте папку
«2.3» и далее схемный файл 2.3.4, показанный на рис.2.22. Этот файл пред152
ставляет собой общую схему исследования инвертора
серии
К561
(подсхема
CMOS). Работа проводится
с целью ознакомления с основными
свойствами
КМОП-микросхем и по вариантам не различается.
Рисунок 2.22 – Схема исследования инвертора КМОП
Переключатели «Space» установите в положение, обеспечивающее измерение статических характеристик, при этом к входу инвертора оказывается
подключенным источник входного напряжения UI, а к выходу – вольтметр
UO и источник тока нагрузки IO.
Снимите передаточную характеристику инвертора, установив предварительно выходной ток нагрузки IO равным нулю. Далее, задавая входному
напряжению значения в диапазоне от нуля до напряжения питания 5В с переменным шагом (шаг следует уменьшить при резком изменении выходного
напряжения), на каждом шаге вольтметром UO фиксируйте значения выходного напряжения UO. Также на каждом шаге с целью выяснения характера
изменения сквозного тока амперметром ICC зафиксируйте значения тока потребления. Результаты измерений занесите в рабочую тетрадь, после чего постройте график передаточной характеристики. Определите значения статических параметров UOH, UOL, UILT, UIHT, UОLT, UОHT, U , UNIH, UNIL. Постройте
также график сквозного тока ICC в зависимости от входного напряжения.
Измерьте выходную характеристику инвертора для двух его состояний,
сначала в состоянии логический «1» с высоким уровнем выходного напряжения, а затем в состоянии логического «0» с низким уровнем выходного
напряжения. Для этого источником UI сначала установите входное напряжение равным нулю и, давая положительные приращения источнику выходного
тока IO с шагом в 0,1 мА, измерьте вольтметром UO соответствующие каж-
153
дому значению тока значения выходного напряжения UO. После этого установите выходное напряжение равным напряжению питания, задавая отрицательные приращения источнику выходного тока IO с шагом в 0,1 мА, вольтметром UO вновь измерьте соответствующие каждому значению тока IO значения выходного напряжения UO. Данные измерений поместите в таблицу, по
результатам которой постройте обе ветви выходной характеристики UO =
f(IO) соответственно для вытекающего (положительного) и втекающего (отрицательного) токов. По графику характеристики определите значения допустимого выходного тока высокого IOH и низкого IOL уровней.
При крайних значениях входного напряжения, соответствующих двум
противоположным состояниям вентиля, зафиксируйте также значения тока
потребления IDDL и IDDH и рассчитайте среднюю мощность потребления
.
Переведя подвижные контакты переключателей «Space» (рис.2.22) в
положения, при которых к подсхеме CMOS оказываются подключенными
генератор импульсов (частота импульсов 1 МГц) и осциллограф, в режиме
ZOOM осциллографа по методике, изложенной выше для вентилей ДТЛ,
ТТЛ, ЭСЛ выполните измерение динамических параметров вентиля
t PHL , t PLH , t r , t f и вычислите среднее время задержки распространения. По
найденным значениям средней мощности потребления и средней задержки
распространения определите работу переключения вентиля A  PDDav  t Pav .
После этого исследуйте зависимость потребляемой мощности от частоты входных сигналов. С этой целью, последовательно изменяя частоту входных импульсов в диапазоне от 100 кГц до 1 МГц с шагом 100 – 200 кГц, при
каждом значении частоты амперметром ICC измерьте значение тока потребления ICC и найдите значения потребляемой мощности как произведения измеренных токов на напряжение питания. Постройте график зависимости PCC
= f(f), на этом же графике по приведенной выше формуле постройте расчет-
154
ную зависимость. Сравните экспериментальную и расчетную кривые и сделайте выводы.
2.4 Синтез и анализ комбинационной схемы
Объект исследования и методика эксперимента
Объектом исследования в данной работе является комбинационный
узел, воспроизводящий функцию четырех аргументов y  f  x3 , x2 , x1 , x0  и
синтезированный в соответствии с индивидуальным заданием в нескольких
вариантах:
 на основе отдельных логических вентилей;
 на основе мультиплексора;
 на основе дешифратора.
Функция задается набором десятичных чисел - эквивалентов двоичных комбинаций значений аргументов x3 , x2 , x1 , x0 , на которых функция y истинна
(принимает значения 1).
Пусть, например, задана функция, истинная на наборах аргументов, десятичные эквиваленты которых равны 0, 2, 3, 5, 7, 8, 10, 11, 12, 13. Функцию
можно представить в графическом виде с помощью карты Карно (рис.2.23),
из которой после объединения смежных клеток, содержащих единицы, следует выражение в форме МДНФ: y  x2 x1  x 2 x1 x 0  x 3 x2 x0  x3 x2 x1 . Непосредственно по этому выражению можно построить логическую структуру
узла (рис.2.23).
Для реализации функции четырех аргументов на основе мультиплексора необходим мультиплексор с четырьмя адресными входами. Однако для
упрощения схемы можно воспользоваться мультиплексором меньшей разрядности «8→1» всего с тремя адресными входами. Разобьем таблицу истинности функции (табл.2.9) на группы по паре строк и определим для каждой
группы соотношение между функцией y и одним (младшим) из аргументов –
x0. Подключив входы старших аргументов x3 , x2 , x1 к соответствующим
155
x0
1
6
1
x3x2
x1x0
y
00
00
2
01
1
01
1
1
11
1
10
1
11
3
x1
10
1
1
4
6
4
2
&
1
y
1
5
x2
1
1
1
&
3
8
5
1
&
6
1
7
x3
1
7
5
4
&
8
Рисунок 2.23 – Карта Карно для функции y и логическая структура узла
на логических вентилях
адресным входам мультиплексора (адрес в группе строк табл.2.9 неизменен),
получим схему, показанную на рис.2.24.
Таблица 2.9
1
x3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
x2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
x1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
x0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
y
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
0
y(x0)
y=x0
x0
y=1
y=x0
y=x0
«1»
«0»
x1
x2
x3
D MX
0
1
2
3
4
5
6
7
y
A
0
1
2
y=x0
y=1
Рисунок 2.24 – Схема воспроизведения
функции на мультиплексоре «81»
y=1
y=0
Для построения схемы узла на дешифраторе достаточно собрать выходы дешифратора с номерами, равными десятичным эквивалентам комбинаций аргументов, на которых функция истинна, с помощью вентиля ИЛИ. Поскольку модель дешифратора «4→16» в среде Electronics Workbench имеет
156
инверсные выходы, то по правилу де Моргана роль вентиля
ИЛИ возложена на вентили ИНЕ, выходы которых собраны
через вентиль ИЛИ (рис.2.25).
Проверка
работоспособ-
ности синтезированных вариантов схем комбинационного узла
проводится с помощью генератора слов, на рабочем поле ко-
Рисунок 2.25 - Схема комбинационного узла
на дешифраторе
торого набираются комбинации входных аргументов в соответствии с таблицей истинности, и логического анализатора, к входы которого выводятся тактовые импульсы, входные сигналы и выходные сигналы. Практически удобно проверять одновременно все варианты, для чего следует преобразовать
схему каждого варианта в подсхему соответствующего наименования (L,
MX, DC) и наблюдать одновременно выходные сигналы схем по всем вариантам. Если варианты схем синтезированы правильно, то их выходные сигналы на одинаковых комбинациях аргументов равнозначны (рис.2.26, чтение
значений аргументов в каждом такте по вертикали). Удобным режимом использования генератора слов является в данном случае режим пачки импульсов BURST.
Рисунок 2.26 – Схема проверки функционирования вариантов комбинационного узла
157
Задание и порядок выполнения работы
Синтезируйте и постройте на основе логических элементов, мультиплексора и дешифратора комбинационное устройство для реализации логической функции, истинной на наборах переменных x1, x2, x3, x4. Десятичные
эквиваленты двоичных чисел, образуемых аргументами, указаны в табл.2.10.
Запустите программу Electronics Workbench и выполните экспериментальные исследования вариантов схем функционального узла в следующей
последовательности:
1) соберите схему синтезированного комбинационного узла на логических элементах И, ИЛИ, НЕ. Выделив все элементы схемы, преобразуйте
ее в подсхему «L» командой Subcircuit (CTRL+B), воспользовавшись клавиТаблица 2.10
Вариант
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Десятичные номера наборов
Х1Х2Х3Х4
0,1,2,3,12,13,14,15
0,1,2,3,8,9,10,11
0,1,2,3,4,8,12
0,1,2,3,5,9,13
0,1,2,3,6,10,14
0,1,2,3,7,11,15
0,4,5,6,7,8,12
1,4,5,6,7,9,13
3,4,5,6,7,11,15
2,4,5,6,7,10,14
0,4,8,12,13,14,15
1,5,9,12,13,14,15
3,7,11,12,13,14,15
0,1,4,5,7,10,11,13,14,15
0,1,2,4,5,6,8,12
Вариант
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
Десятичные номера наборов
Х1Х2Х3Х4
0,1,3,4,5,7,8,12
0,1,3,4,5,7,9,13
0,1,3,4,5,7,11,15
0,1,2,3,4,8,9,10,11,12
5,7,8,9,10,11,13,15
1,3,4,5,12,14
6,7,8,9,13,15
1,4,5,9,12,13
1,5,7,15
0,1,2,3,4,5,6,10,14
2,3,5,6,7,8,9,13,15
5,7,9,10,11,13,15
1,3,5,7,9,11,12,13,15
1,3,4,5,6,7,9,11
1,3,8,9,10,11,13,15
шей Replace in Circuit появляющегося диалогового окна. Подводя проводную
связь от нужной точки к левой (правой) границе раскрытого изображения
подсхемы, расположите в регулярном порядке входы (выходы) узла
(рис.2.26). Обратите внимание, что в разделе Custom магазина компонентов и
на рабочем поле сразу же появляются обозначения созданной подсхемы с ее
входами и выходами. Закройте изображение логической структуры подсхемы;
158
2) манипулятором «мышь» перетащите на рабочее поле – монтажную
поверхность лабораторного стола Electronics Workbench генератор слов и логический анализатор с панели инструментов. Раскрыв изображение генератора слов, наберите на его информационном поле по строкам последовательность комбинаций аргументов от 0000 до 1111 (рис.Л3.7).
3) подключите виртуальные приборы к подсхеме, к входам логического анализатора подключите выход тактовых импульсов, входы узла и его выход;
4) соберите схему варианта узла на основе мультиплексора, в качестве
которого можно применить функциональную модель Generic 1-of-8 Multiplexer из соответствующего раздела магазина компонентов. Преобразуйте
собранную схему в подсхему «MX», которую подключите к виртуальным
измерительным приборам аналогично подсхеме «L». При этом должны оказаться объединенными соответствующие входы подсхем, а выходы подсхем
– подключенными индивидуально к разным входам логического анализатора;
5) соберите схему варианта узла на основе дешифратора, в качестве
которого можно применить модель дешифратора «4→16» типа 74154, имеющуюся в магазине компонентов Electronics Workbench. Преобразуйте собранную схему в подсхему «DC», которую подключите к виртуальным измерительным приборам аналогично подсхеме «L» и «MX»;
6) установив согласованные тактовую частоту генератора и скорость
развертки логического анализатора (например, 1 кГц и 1 мс соответственно),
запустите процесс моделирования щелчком на клавише BURST генератора
слов;
7) сравните выходные сигналограммы различных вариантов узла, которые при корректном синтезе должны быть одинаковыми. Сделайте выводы
по работе.
Пример выполнения данной работы можно найти в схемном файле
«2.4» каталога «2.4».
159
2.5 Применение сумматоров
Объект исследования и методика эксперимента
Объектами исследования в данной работе являются арифметические
узлы на основе сумматора – схемы для сложения, вычитания и умножения
многоразрядных двоичных чисел.
Сложение многоразрядных чисел осуществляется обычно параллельными сумматорами с различными цепями распространения переноса. По-
C0
A0
B0
c SM s
a
b
c
S0
следовательный перенос организуется
естественным
соединением
однораз-
рядных сумматоров с подключением
C0 SM
c SM s
a
b
c
S1
A1
B1
c SM s
a
b
c
S2
A2
B2
S3
A3
B3
c SM s
a
b
c
выхода переноса сумматора в данном
разряде к входу переноса сумматора в
смежном старшем разряде (рис.2.27).
Его недостатком следует считать низкое быстродействие: требуется время
S0
S1
S2
S3
A0
B0
A1
B1
A2
B2
A3
B3
C4
б)
C4
а)
Рисунок 2.27 – Параллельный сумматор с
последовательным переносом (а), его
дам сумматора, время сложения зависит
условное обозначение (б)
на распространение переноса по каскаот числа разрядов слагаемых.
Организация цепей параллельного переноса с помощью специальной
схемы ускоренного переноса существенно сокращает время сложения, которое уже не зависит от разрядности слагаемых. Схема ускоренного переноса
представляет собой комбинационный узел, учитывающий разрядные сигналы
транзита и генерации переноса и образует сигналы переносов одновременно
для всех разрядов сумматора.
Вычитание двоичных чисел выполняется как сложение положительного уменьшаемого с отрицательным вычитаемым, которые представляются в
дополнительном коде. Знак числа отображается приписанным к нему дополнительным разрядом: «0» для положительного числа и «1» – для отрицатель160
ного. При этом запись положительного числа в дополнительном коде не отличается от его записи в прямом коде, а запись отрицательного числа образуется добавлением единицы к его поразрядной инверсии. Схема универсального сумматора-вычитателя, представленная на рис.2.28, включает блок вентилей ИСКЛЮЧАЮЩЕЕ ИЛИ, исполняющих роль управляемых инверторов. Если знак второго слагаемого В положителен («+/-» = 0), то выполняется сложе-
C0 SM
«+/-»
A0
B0
A1
B1
A2
B2
A3
B3
ние чисел А и В, поскольку число В проходит на сумматор без преобразования, а на
A
вход переноса сумматора С0 поступает
«0». Если знак второго слагаемого В отри-
=1
цателен («+/-» = 1), то блок вентилей ИС-
=1
КЛЮЧАЮЩЕЕ ИЛИ поразрядно инвертирует число В, а по входу С0 добавляется
необходимая для представления отрицательного числа в дополнительном коде
В
S0
S1
S2
S3
S
C4
=1
=1
Рисунок 2.28 – Схема
сумматора/вычитателя
единица.
Эта же схема, если полагать А = 0, может рассматриваться как преобразователь числа В из прямого кода в дополнительный код, либо как обратный
преобразователь числа из дополнительного кода в прямой (правила прямого
и обратного преобразования идентичны).
Сложение многоразрядных чисел может выполняться и единственным
одноразрядным сумматором в тех случаях, когда такой схемный метод
оправдан условиями применения и не требуется высокого быстродействия. В
последовательном сумматоре, схема которого показана на рис.2.29, сложение
осуществляется по тактам последовательно, начиная с младшего разряда. Если слагаемые состоят из n двоичных разрядов, то время сложения занимает n
тактов. Сначала складываются младшие разряды a0 и b0 чисел А и В, их сумма заносится в младший разряд регистра суммы, а перенос С задерживается
161
на один такт с тем, чтобы участвовать в образовании суммы вторых разрядов
a1 и b1. Во втором такте складываются a1, b1 и с1, их сумма заносится во второй разряд регистра суммы, а перенос с2 вновь задерживается на один такт. В
последнем n-ом такте складываются an-1, bn-1 и cn-1 и образуется старший разряд суммы.
0
1
2
3
4
5
6
7
a0
a1
a2
a3
a4
a5
a6
a7
A
B
Q1
Q2
Q3
Q4
Q5
Q6
Q7
B
1
2
4
0
1
2
3
4
5
6
7
DL
A SM S
SED
b0
b1
b2
b3
a4
b5
b6
b7
C RG Q0
MX
C
1
C
s0
s1
s2
s3
s4
s5
s6
s7
s8
S
D T
C
MX
&
SED
1
2
4
C
CT
Q0
2 Q1
2
1
Готов
Q2
C
Рисунок 2.29 – Последовательный сумматор
В представленной схеме слагаемые А и В преобразуются в последовательные коды мультиплексорами МХ1, МХ2 под управлением счетчика импульсов СТ. Сумма накапливается в регистре сдвига влево, а D-триггер осуществляет задержку сигнала переноса одноразрядного сумматора на один
такт. Вентили ИЛИ и И служат для управления процессом суммирования.
В исходном состоянии счетчик СТ обнулен, вентиль ИЛИ вырабатывает уровень 0, который через вентиль И проходит на вход переноса сумматора.
Мультиплексоры по адресу 000 подключают ко входам А и В сумматора
младшие разряды a0 и b0 слагаемых. Первый тактовый импульс С, поступая
на синхровходы счетчика, регистра и триггера, осуществляет запись в разряд
162
Q7 регистра младшего разряда суммы s0, в триггер - значение переноса с1 и
переводит счетчик в состояние 001. По адресу 001 мультиплексоры передают
ко входам сумматора следующие разряды слагаемых a1 и b1, на входе С сумматора уже присутствует перенос с1. Второй тактовый импульс сдвигает s0 в
регистре на один разряд влево (в Q6) и записывает в Q7 значение следующего разряда суммы s1. D-триггер фиксирует новое значение переноса с2, а
счетчик, перешедший в состояние 010, подключает через мультиплексоры к
входам А и В сумматора следующие разряды a2 и b2 слагаемых. Последний 8ой тактовый импульс приводит к полному заполнению регистра суммы,
старший разряд суммы в виде значения переноса образуется на выходе Dтриггера. Счетчик возвращается в исходное состояние 000, при котором вентиль ИЛИ вырабатывает нулевой сигнал Готов , означающий завершение
цикла суммирования и готовность к началу нового цикла.
Умножение может выполняться разнообразными способами, например
как многократное сложение. Практическое применение находят способ сложений со сдвигом и комбинационный способ, кроме того известны способы
1001
1101
1001
0000
1001
1001
Частичные
произведения
1110101
ускоренного умножения, сочетающие комбинационные операции с использованием табличных блоков памяти. Для иллюстрации принципов действия
схем умножения рассмотрим пример ручного умножения 4-разрядных чисел
А = 1011 (910) и В = 1001 (1310):
В процессе умножения сначала получают частичные произведения
множимого А на отдельные разряды множителя В, располагают частичные
произведения в разрядной сетке в соответствии с позицией разряда множителя, и далее суммируют их. Заметим, что частичное произведение равно либо
163
0, если разряд множителя равен 0, либо множимому А, если разряд множителя равен 1, следовательно, для получения частичных произведений можно
использовать блок вентилей И.
Особенностью умножения способом сложений со сдвигом является то,
что процессы образования частичных произведений разнесены во времени.
Каждое частичное произведение, образуемое единственным блоком конъюнкторов, сразу прибавляется к накапливаемой сумме частичных произведений, причем указанная сумма перед этим смещается на один разряд в сторону
младшего разряда. Такой алгоритм позволяет обойтись единственным сумматором, использовать фиксированные позиции разрядной сетки для частичных произведений, и упростить за счет этого схему умножителя в ущерб
производительности вычислений. Умножитель (рис.2.30) состоит из формирователя частичных произведений в виде блока конъюнкторов, 4-разрядного
сумматора SM, регистра-накопителя RG1 и регистра сдвига RG2. Регистры
служат для записи множителя, образования промежуточных сумм и результата умножения.
C
C
WR
WR
b0
b1
b2
b3
D0
D1
D2
D3
DL
a0
&
a1
&
a2
&
a3
&
1
«0»
RG
p0
p1
p2
p3
2
C0 SM
A0
A1
A2
A3
B0
B1
B2
B3
S
0
S
1
S
2
S
3
C RG
D0
D1
D2
D3
R
p4
p5
p6
p7
1
C
4
Рисунок 2.30 – Умножитель способом сложений со сдвигом
164
Работа умножителя осуществляется по тактам, задаваемым синхросигналом С. По сигналу записи WR регистр RG1 очищается, так как на его вход
сброса R через инвертор поступает 0, а в регистр RG2 записывается множитель B=b3b2b1b0. Младший разряд множителя b0 поступает на объединенные
входы конъюнкторов, которые либо пропускают на входы А0...А3 сумматора
SM множимое А= а3а2а1а0 (при b0=1), либо не пропускают его, формируя 0000
(при b0=0). Сумматор образует на своих выходах сумму частного произведения и текущего нулевого содержания регистра RG1. После записи исходной
информации сигнал WR снимается.
Дальнейший процесс умножения (рис.2.31) полностью соответствует
порядку ручного умножения в приведенном выше примере. При поступлении
тактового импульса С регистр RG1, информационные входы которого D0...D3
подключены к выходам сумматора со смещением на один разряд, т.е. к D0
подключен S1, к D1 - S2 и т.д., фиксирует четыре старших разряда суммы,
включающие перенос С4, с их одновременным сдвигом на один разряд. Значение разрядной суммы S0 записывается в регистр сдвига RG2, в котором записанный ранее множитель В смещается на один разряд, что приводит к появлению в младшем разряде регистра сдвига следующего разряда множителя.
Значение этого разряда определяет новое значение частичного произведения,
С4
(RG1+RG2)[0]
b0A
SM[0]
(RG1+RG2)[1]
b1A
SM[1]
(RG1+RG2)[2]
b2A
SM[2]
(RG1+RG2)[3]
b3A
SM[3]
(RG1+RG2)[4]
0
0
0
0
А=910
1 0 0 1
В=1310
0 0 0 0 1 1 0
1 0 0 1
1 0 0 1
0 1 0 0 1 1 1
0 0 0 0
0 1 0 0
0 0 1 0 0 1 1
1 0 0 1
1 0 1 1
0 1 0 1 1 0 1
1 0 0 1
1 1 1 0
0 1 1 1 0 1 0
p7 p6 p5 p4 p3 p2 p1
1
0
1
1
частный множитель b0
частное произведение
частный множитель b1
промежуточная сумма
частное произведение
частный множитель b2
промежуточная сумма
частное произведение
частный множитель b3
промежуточная сумма
частное произведение
1 Результат Р=11710
p0
Рисунок 2.31 – Процесс умножения чисел способом сложений со сдвигом
165
которое во втором такте работы добавляется к текущему значению суммы и
т.д. В итоге после четвертого тактового импульса в разрядах объединенного
регистра RG1+RG2 оказывается значение произведения. Время умножения
составляет, таким образом, 4 такта.
Комбинационный или матричный умножитель также реализует алгоритм ручного перемножения, однако в нем для ускорения вычисления
частные произведения образуются одновременно. Для этого предусмотрено
столько блоков конъюнкторов, сколько разрядов имеет множитель В. Таким
образом здесь частные произведения смещены друг относительно друга не во
времени, а в пространстве. Для одновременного суммирования частных произведений в схеме предусмотрено несколько сумматоров. Схема комбинационного умножителя 4-разрядных чисел показана на рис.2.32. Схема состоит
из четырех блоков конъюнкторов, управляемых разрядами множителя
В=b3b2b1b0 и либо пропускающих на свои выходы множимое А=а 3а2а1а0, если
bi=1, либо не пропускающим его, если bi=0. Каждое частное произведение
поступает на входы А и В сумматоров со сдвигом в разрядной сетке, соответствующим позиции разряда множителя. Сдвиг осуществляется монтажным
способом путем соответствующего подключения входов слагаемого А в каждом сумматоре.
Функционирование комбинационных сумматоров проверяется в статическом состоянии при подключении к входам уровней напряжения, соответствующим логическим «0» (низкий уровень, «земля») и «1» (высокий уровень). Уровень логической «1» для ТТЛ схем близок к напряжению питания
5 В, поэтому для задания «1» достаточно подключить нужный вывод к шине
питания. Логическую «1» можно получить также с выхода инвертора, подключенного входом к земле. Логические состояния входов/выходов рекомендуется контролировать световыми пробниками.
При исследовании схем последовательного сумматора и умножителя
способом сложения со сдвигом процесс выполнения операции занимает не-
166
сколько тактов. В качестве тактовых сигналов можно использовать выход
CLK генератора слов, либо использовать управляемый переключатель для
подачи на тактовый вход логической 1 путем двукратного нажатия назначенной клавиши.
А∙b0
p0
&
&
&
&
b0
«0»
«0»
C0
«0»
p1
SM S
A
C0
А∙b1
&
&
p2
SM S
A
B
p3
C0
C4
А∙b2
&
&
&
B
SM S
A
p4
p5
C4
p6
А∙b3
B
&
p7
C4
&
b1
&
&
&
b2
&
&
b3
a0
a1
a2
a3
Рисунок 2.32 – Комбинационный умножитель
При выполнении работы рекомендуется использовать подготовленные
схемные файлы, содержащиеся в папке «2.5» лабораторных работ данного
курса. В ряде этих схем используется подсхема 4-разрядного параллельного
сумматора с последовательным переносом SM, построенная по схеме
рис.2.27.
Задание и порядок выполнения работы
В рамках настоящей работы предлагается исследовать порядок функционирования уже собранных схем арифметических узлов:
167
1) универсального сумматора-вычитателя (схемный файл «2.5.1»);
2) последовательного сумматора (схемный файл «2.5.2»);
3) умножителя способом сложений со сдвигом (схемный файл «2.5.3»);
4) комбинационного умножителя (схемный файл «2.5.4»).
Запустите программу Electronics Workbench и выполните экспериментальные исследования схем перечисленных функциональных узлов в следующем порядке.
1. Вызовите из папки «2.5» и раскройте схемный файл « 2.5.1», представляющий собой схему проверки сумматора/вычитателя (рис.2.33). Схема
включает 8-разрядный сумматор/вычитатель (подсхема SM) и пару коммутационных блоков (подсхемы А и В), с помощью которых задаются слагаемые. Логические структуры подсхем SM и А представлены на рис.2.34,
структура подсхемы В идентична структуре подсхемы А. Схема снабжена
множеством индикаторов, отображающих в двоичном виде значения слагаемых соответственно А = а7а6а5а4а3а2а1а0 и В = b7b6b5b4b3b2b1b0 и суммы S =
s7s6s5s4s3s2s1s0. Сумматор/вычитатель SM (рис.2.34а) построен по образцу ранее описанной схемы (рис.2.26), расширенной до восьми разрядов, старший
разряд образует знак суммы. Каждый из коммутационных блоков А, В
(рис.2.34б) содержит по восемь переключателей, положения подвижных контактов которых управляются клавиатурой – нажатием клавиш, соответствующих обозначению соответствующих переключателей. Так первое слагаемое
Рисунок 2.33 – Схема исследования сумматора-вычитателя (схемный файл 2.5.1)
168
А, считающееся всегда положительным, набирается (начиная со старшего
разряда) клавишами 7, 6, 5, 4, 3, 2, 1, 0. Второе слагаемое (также со старшего
разряда) набирается нажатиями клавиш h, g, f, e, d, c, b, a, при этом значение
старшего разряда (знак) устанавливается клавишей h.
Рисунок 2.34 – Логическая структура подсхем сумматора/вычитателя (SM) и
коммутационного блока операнда (А и В)
При выполнении работы операнды представляются в прямом коде. Режим сложения (А+В) или вычитания (А-В) задается значением знака операнда В. Результат операции получается в дополнительном коде, поэтому для
перевода суммы в десятичное число требуется его предварительное преобразование в прямой код. Такое преобразование можно осуществить вручную,
либо достроить схему преобразователем, каковым может послужить еще одна подсхема SM, у которой входы операнда А подключены к шине логической «1».
169
Работу устройства проверьте как в режиме сложения, так и в режиме
вычитания, выбрав значения операндов из табл.2.11, выполнив необходимый
набор операндов и включив клавишу питания.
Таблица 2.11
Вариант 1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
А
37 11 23 15 63 45 26 13 39 46 24 30 16 32 22
В
53 60 29 37 27 28 57 50 59 39 58 39 55 63 51
Продолжение табл.2.11
Вариант 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
А
7
В
53 61 45 47 32 60 57 50 59 39 58 39 55 63 51
43 28 10 20 38
2
30 19 47 31 28
9
17 19
2. Вызовите из папки «2.5» и раскройте схемный файл « 2.5.2», предб)
а) схему проверки 8-разрядного последовательного суммаставляющий собой
тора (рис.2.35). Схема сумматора полностью соответствует рис.2.29, тактовые импульсы задаются вручную с помощью переключателя SPACE (клавиша ПРОБЕЛ), генерирование импульса производится двукратным нажатием
Рисунок 2.35 – Схема проверки функционирования последовательного сумматора
170
клавиши. Слагаемые А и В задаются с помощью подсхем АА и ВВ в порядке,
аналогичном описанному в п.1: слагаемое А набирается нажатиями клавиш
(начиная со старшего разряда) 7, 6, 5, 4, 3, 2, 1, 0; слагаемое В (также со
старшего разряда) набирается нажатиями клавиш h, g, f, e, d, c, b, a. Подав
питание на схему, задайте слагаемые по своему варианту (табл.2.11) и выполните сложение, которое займет 8 тактов. В процессе сложения наблюдайте по тактам отображаемые индикаторами состояния функциональных блоков, свечение индикатора соответствует «единице».
3. Вызовите из папки «2.5» схему умножителя способом сложения со
сдвигом «2.5.3» (рис.2.36), построенную в соответствии с рис.2.30 на основе
4-разрядного сумматора. Устройство работает с 4-разрядными двоичными
числами, результат образуется в виде 8-разрядного числа. Множитель Y =
y3y2y1y0 задается переключателями, которые управляются клавишами 0...3 (0
– младший разряд) и подключают входы регистра сдвига (Shift Reg) к шинам
логических 0 и 1. Множимое X = x3x2x1x0 набирается аналогично переключа-
Рисунок 2.36 – Схема контроля умножителя способом сложений со сдвигом
171
телями 4...7 (4 – младший разряд). Тактовые сигналы С подаются вручную с
помощью переключателя, управляемого клавишей С. Таким же образом подается сигнал W для первоначальной записи множителя и обнуления параллельного регистра 74174.
После набора сомножителей в блоках X и Y, значения которых выбираются из табл.2.12, запишите множитель в сдвигающий регистр, последовательно подав сигнал записи W и тактовый сигнал С. Снимите сигнал записи
W и, подавая далее тактовые сигналы С путем двукратного нажатия клавиши
С, проследите по тактам процесс выполнения умножения и образования произведения. Индикация состояний входов, выходов и контрольных точек
устройства осуществляется с помощью световых пробников, их свечение соответствует единице.
Таблица 2.12
Вариант
1
2
3
4
5
6
7
8
9
10 11 12 13 14
15
А
2
3
4
5
6
7
8
9
10 11 12 13 14 15
2
В
15 14 13 12 11 10
9
8
7
11
6
5
4
3
15
Продолжение табл.2.11
Вариант 16 17 18 19 20 21 22 23 24 25 26 27 28 29
А
3
В
12 13 14 15 14 13 12 11 10
4
5
6
7
8
9
10 11 12 13 14 15
9
8
7
6
30
6
7
5
4
4. Вызовите из папки «2.5» схему матричного умножителя «2.5.4»
(рис.2.37). Виртуальная схема полностью соответствует описанной выше
(рис.2.32) схеме умножителя. С помощью наборов переключателей 1 – 4 и 5 –
8 в соответствии со своим вариантом (табл.2.12) задайте значения сомножителей и, включив питание, проверьте работу схемы. Полученный результат
сравните с результатом по п.3 настоящей работы.
172
Рисунок 2.37 – Схема контроля матричного умножителя
2.6 Синтез и исследование синхронного триггера
Объект исследования и методика эксперимента
Объектом исследования в данной лабораторной работе является синхронный триггер, построенный на основе стандартного триггера JK-типа и
имеющий пару информационных входов А и В (АВ-триггер), синтезированный по индивидуальному варианту. Логика функционирования триггера
должна соответствовать таблице его состояний, указанной для каждого варианта в табл.2.13, в которой указаны состояния триггера до ( Q n ) и после ( Qn 1 )
поступления синхросигнала.
Рассмотрим порядок проектирования подобного триггера. Пусть заданием предусмотрено проектирование синхронного триггера, переключающегося в соответствии с табл.2.14. Целью синтеза является выяснение структуры комбинационных схем, образующих функции возбуждения триггеров (J*
и K* соответственно – рис.2.38) в каждом такте работы схемы. Для упрощения процедуры синтеза воспользуемся промежуточной таблицей переключений JK-триггера, показывающей логические состояния информационных
173
входов, необходимые для осуществления данного перехода триггера
(табл.2.15), и с ее помощью дополним табл.2.14 столбцами функций возбуждения элемента памяти (JK-триггера).
Таблица 2.13
A
B
Qn+1 по варианту
Qn
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
0
0
0
0
0
1
1
0
1
0
0
1
1
1
1
1
0
0
1
0
0
0
1
1
1
1
0
0
1
1
1
1
1
0
0
1
0
0
0
1
1
1
0
0
0
1
1
1
1
1
0
0
0
1
1
0
1
1
1
0
0
0
1
1
1
1
0
0
0
0
1
0
0
1
1
1
0
0
1
1
1
1
1
0
0
0
0
0
1
0
1
1
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
0
1
0
0
1
1
0
0
0
0
0
1
1
1
1
1
0
1
1
0
0
0
1
0
0
0
0
1
1
1
1
Продолжение табл. 2.13
A
B
Qn+1 по варианту
Qn
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
0
0
0
1
1
1
0
0
0
0
1
1
0
1
0
0
1
1
0
0
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
1
0
1
0
1
0
0
0
0
1
1
1
0
0
0
1
1
1
1
0
1
1
0
0
0
0
1
1
1
0
0
0
1
1
1
1
0
1
0
0
0
0
0
1
1
1
0
0
1
1
1
1
1
0
0
1
0
1
1
0
0
1
1
1
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
1
0
0
1
0
0
1
1
0
0
0
0
1
1
1
1
1
1
0
1
1
0
0
0
1
0
0
0
0
1
Таблица 2.14
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
Qn
0
1
0
1
0
1
0
1
Qn+1
0
1
1
0
0
0
1
1
Таблица 2.15
A
B
J*
КС
K*
J
C
K
T
C
Q
Q
Qn→ Qn+1
J
K
0→0
0→1
1→0
1→1
0
1
x
x
x
x
1
0
Рисунок 2.38 - Структура
АВ-триггера
174
Найдем далее минимизированные логические выражения функций возбуждения триггера с помощью карт Карно (рис.2.39), объединения смежных
клеток в которых дают выражения:
J  B,
A
BQn
K  AB  AB  A  B.
J
A
00
01
11
10
0
0
x
x
1
1
0
x
x
1
BQn
K
00
01
11
10
0
x
0
1
x
1
x
1
0
x
Рисунок 2.39 – Карты Карно для функций возбуждения
Функциональная схема заданного синхронного триггера с элементом памяти
в виде JK-триггера, построенная по полученным выражениям, представлена
на рис.2.40.
Испытания триггерной схемы заключаются
в проверке логики ее функционирования и измерении ее динамических параметров. Если схема
триггера построена в стандартном элементном
базисе, то измерение статических параметров в
В
C
=1
J
C
K
T
Q
Q
А
Рисунок 2.40 – Функциональная схема АВ-триггера
общем случае неактуально, однако при определении нагрузочной способности триггера следует учесть наличие внутренних связей его выходов.
Для проверки логики функционирования синхронного триггера, как и
других последовательностных схем, в среде Electronics Workbench удобно
применять генератор слов и логический анализатор. На рис.2.41 для примера
показана схема контроля логики функционирования синхронного триггера с
двумя информационными входами. До
начала измерений на рабочем поле генератора слов набираются комбинации
информационных сигналов в соответствии с таблицей переключений, масштаб развертки логического анализато-
Рисунок 2.41 – Схема проверки логики
функционирования триггера
175
ра согласуется с тактовой частотой генератора.
Контроль функционирования выполняется путем регистрации переходов выходного сигнала триггера при различных комбинациях информационных входных сигналов и сравнения новых состояний триггера с заданной
таблицей переключений. Тактовый выход генератора слов подключается к
синхровходу С исследуемого триггера. Следует заметить, что переходы выходного сигнала происходят по спадам тактовых импульсов, поскольку JKтриггер (элемент памяти АВ-триггера) в бункере компонентов Electronics
Workbench имеет инверсный динамический вход. На данном этапе исследования схему триггера можно собрать на уровне функциональных элементов.
Измерение времени переключения осуществляется для схемы триггера,
собранного из моделей реальных микросхем, которые также имеются в бункере компонентов программы Electronics Workbench и выбираются после перетаскивания на рабочее поле экрана изображений микросхем из соответствующих разделов и назначения типа микросхемы с помощью диалогового
окна, возникающего после двойного щелчка на изображении микросхемы.
Так в качестве JK-триггера рекомендуется использовать микросхему типа
К555ТВ6 (модель 74107), содержащую
два триггера в одном корпусе, первому из
которых соответствуют индексы «1» в
обозначении выводов, а второму – индексы «2» (рис.2.42). Аналогично подбираются модели реальных микросхем для реализации входной комбинационной схемы триггера.
Рисунок 2.42 – Схема включения
JK-триггера 74107 в рабочий режим
Для измерения времени переключения спроектированный триггер следует перевести в счетный режим, когда по
каждому входному импульсу он переходит в противоположное состояние.
Для этого в таблице состояний следует найти две строки, описывающих про-
176
тивоположные переключения триггера «01» и «10», и в соответствии с
ними осуществить подключение информационных входов. Например, для
синтезированного в выше триггера можно использовать строки 6, 7 табл.2.14
и подключить вход А к шине логической «1» (напряжение 5В), а вход В – к
инверсному выходу триггера.
Измерение выполняется с помощью измерительного генератора и осциллографа. Генератор предварительно настраивается по форме сигналов, их
частоте, длительности, смещению базовой линии и амплитуде. Форма сигналов выбирается прямоугольной, частота - близкой к предельной рабочей частоте триггера (например, 20 МГц), длительность - не менее ожидаемого
времени переключения, смещение задается как среднее арифметическое
между значениями высокого и низкого уровней напряжений (например, 2В),
амплитуда равной половине логического перепада (например, 2В). Выходные
сигналы снимаются между зажимами COM (общий) и «+», при этом зажим
СОМ подключается к шине «земли». Схема измерения для нашего примера
может выглядеть, как показано на рис.2.43а.
Вход
С
Выход
Q
0,5U
Л
U
tQHL
tQLH
0,9U
0,1U
Л
Л
U
(б)
(а)
Рисунок 2.43 – Схема (а) и порядок (б) измерения времени переключения триггера
Органами регулировки осциллографа устанавливается режим развертки
во времени Y/T, начало развертки XPOS = 0s (0 сек), масштаб развертки,
например 10ns/div (10 нс/дел), масштаб развертки по вертикали (CHANNEL
A, CHANNEL B) и смещение луча по вертикали Y POS выбираются таким об177
разом, чтобы период наблюдаемых сигналов занимали всю область экрана.
Целесообразно использовать открытые входы осциллографа DC, учитывающие постоянные составляющие измеряемых напряжений.
Отсчет временных интервалов производится от середины логического
перепада U спада входного импульса до уровня 0,9 логического перепада
U выходного импульса при переключении триггера от низкого
уровня к высокому и до уровня
0,1U при обратном переключении (рис.2.43б). Измерение производится с помощью маркеров
виртуального осциллографа, положение которых устанавливается путем перетаскивания мышью
(рис.2.44).
Рисунок 2.44 – Измерение времени
переключения триггера
Задание и порядок выполнения работы
Синтезируйте синхронный АВ-триггер на основе JK-триггера по своему
варианту задания. Запустите программу Electronics Workbench и выполните
экспериментальные исследования схемы триггера в следующей последовательности:
1) соберите на рабочем поле схему триггера на функциональном уровне
с использованием имеющихся в бункере компонентов JK-триггера с неинвертирующими входами S и R (по умолчанию эти входы не участвуют в работе)
и логических вентилей;
2) подключите к схеме триггера генератор слов и логический анализатор по образцу рис.2.41 и, предварительно заполнив информационное поле
генератора слов значениями входных сигналов в соответствии с заданной
таблицей переключений, запустите процесс моделирования щелчком на клавише BURST генератора слов;
178
3) проанализируйте полученные временные диаграммы входных и выходных сигналов триггера на предмет соответствия заданию (таблице состояний);
4) соберите схему синхронного триггера на основе моделей реальных
микросхем. Организуйте счетный режим триггера, для чего выделите в таблице состогяний две строки с противоположными направлениями переходов
выходного сигнала и выполните соответствующие подключения информационных входов, учитывая, что роли шин «0» и «1» могут выполнять «земля» и
источник «5V» из раздела PASSIVE бункера компонентов;
5) выведя на рабочее поле функциональный генератор и осциллограф с
панели инструментов, подключите выход генератора к синхровходу триггера
и с помощью осциллографа измерьте времена переключения триггера по методике, изложенной выше;
6) оформите отчет по выполненной работе, сделайте выводы о результатах исследования.
Пример выполнения данной лабораторной работы можно найти в
схемных файлах «2.6.1» и «2.6.2» папки «2.6».
2.7 Последовательностные схемы на стандартных узлах
Объект исследования и методика эксперимента
Объектом исследования в данной лабораторной работе являются последовательностные узлы на основе стандартных микросхем универсального
регистра и счетчика импульсов, спроектированные в соответствии с индивидуальным вариантом в рамках выполнения практического задания по
п.1.2.2.6 настоящего практикума.
Для построения последовательностных узлов в настоящей работе рекомендуется использовать модели микросхем 8-разрядного реверсивного регистра сдвига К155ИР13 (аналог в среде Electronics Workbench SN74198) и 4разрядного двоичного счетчика К555ИЕ17 (SN74LS169). Условные графические обозначения указанных микросхем по ГОСТ и в среде Electronics Work179
bench, а также режимы их работы в зависимости от комбинаций управляющих сигналов представлены на рис.2.45.
11 C
1
23
2
3
5
7
9
15
17
19
21
22
13
S0
S1
RG
↔
DR
D0
D1
D2
D3
D4
D5
D6
D7
DL
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
4
6
8
10
14
16
18
20
1
2
3
4
5
6
7
8
9
10
11
12
R
a)
Состояния входов
К155ИР13 / SN74198
R
S0
S1
C
CLR S0
S1 CLK
0
x
x
x
1
0
0
х
1
0
1

1
1
0

1
1
1

74198
24
VCC
23
S1
22
SL
21
H
20
QH
19
G
18
QG
17
F
16
QF
15
E
14
QE
13
CLR
S0
SR
A
QA
B
QB
C
QC
D
QD
CLK
GND
б)
Режим
работы
Обнуление
Хранение
Сдвиг влево
Сдвиг вправо
Загрузка
2
C
3
4
5
6
7
10
1
D0
D1
D2
D3
9
СТ2
14
Q0
Q1 13
Q2 12
Q3 11
R0
R1
V
L
P2
15
в)
1
2
3
4
5
6
7
8
74169
D/U
VCC
CLK
RCO
A
QA
B
QB
C
QC
D
QD
ENP
ENT
GND LOAD
16
15
14
13
12
11
10
9
г)
Состояния входов
Режим
К555ИЕ17 / SN74LS169
работы
ENT ENP LOAD D/U CLK
1
х
х
х
 Сброс
х
1
х
х
 Сброс
Загрузка
0
0
0
х

0
0
1
0
 Cчет +
0
0
1
1
 Счет -
Рисунок 2.45 – Микросхемы: регистр К555ИР13 (а)
и ее аналог SN74198 (б), счетчик К555ИЕ17 (в) и ее
аналог SN74LS169 (г)
Режим работы микросхемы К155ИР13 определяется сигналами на входах S0, S1 в соответствии с таблицей (рис.2.45). Сигнал R с низким рабочим
уровнем 0 обнуляет регистр. Сдвиг информации и параллельная загрузка регистра выполняются по фронту синхросигнала С.
Все микрооперации счетчика импульсов К555ИЕ1 выполняются по
фронту синхросигнала С. Если в момент поступления синхросигнала на входе R присутствовал уровень 0, то происходит обнуление счетчика независимо от состояний остальных входов. Если R=1 и L=0, то вне зависимости от
состояния входа V по синхросигналу осуществляется
параллельная
за-
грузка числа с входов D0...D3. Для задания режима счета импульсов С
необходимо, чтобы R = L = V = 1. Вход Р1 разрешает формирование сигнала
переноса на выходе Р2.
Проверка спроектированных в рамках настоящей работы схем выполняется с применением генератора слов и логического анализатора. Пример
180
построения схемы на сдвигающем регистре К155ИР13 и результаты ее моделирования показаны на рис.2.46 (соответствующий схемный файл «2.7.1»
размещен в папке «2.7»). Микросхема
используется в режиме сдвига вправо,
для чего ее входы CLR и S0 подключены к шине логической «1» (напряжению питания), а вход S1 – к шине логического «0» (общей шине «земли»). Генератор слов используется в качестве
генератора тактовых импульсов, которые подаются на вход CLK регистра.
Моделирование инициируется щелчком
на клавише BURST генератора слов,
что соответствует режиму однократной
развертки процесса.
Рисунок 2.46 –Пример моделирования схемы на регистре (распределитель тактов)
Другой пример моделирования схемы на основе сдвигающего регистра
– генератора псевдослучайных чисел, построенного по схеме рис.1.42, представлен на рис.2.47 (схемный файл «2.7.2» в папке «2.7» программы Electronics Workbench). Данный пример иллюстрирует один из возможных подходов
к проверке функционирования схем с достаточно продолжительным циклом
работы (для ГПСЧ это 2 n  1 тактов, n – число разрядов регистра), который
заключается в преобразовании чисел в аналоговое напряжение.
С этой целью выходные сигналы схемы не только контролируются логическим анализатором, но и после преобразования чисел с группы смежных
разрядов регистра в напряжение цифроаналоговым преобразователем (DAC –
Digital-to-Analog Converter) выводятся на экран осциллографа. Как видно из
приведенной осциллограммы (рис.2.47) напряжение также имеет шумовой
характер, его значение в следующем такте работы не предсказуемо.
181
Рисунок 2.48 – Счетчик с модулем счета М = 11
Рисунок 2.47 –Пример моделирования схемы генератора псевдослучайных чисел
При построении схем счетчиков импульсов с недвоичным модулем
счета в качестве базовой микросхемы рекомендуется использовать
микросхему
(SN74LS169)
из
К555ИЕ17
библиотеки
компонентов Electronics Workbench (рис.2.45 в, г), близкую по
функциональным свойствам к
ранее описанной отечественной
микросхеме
К155ИЕ7
(см.
рис.1.44). Данный аналог отличается отсутствием входа асинхронного
сброса,
сброс
осу-
Рисунок 2.49 – Схема подключения регистра
К155ИР13 (SN74198)
182
ществляется в момент поступления тактового импульса, если на одном из
входов ENP или ENT окажется к этому моменту высокий уровень «1».
Для исследования счетчика импульсов также применяются генератор
слов в качестве генератора тактовых импульсов и логический анализатор,
позволяющий одновременно наблюдать множество сигналов схемы. В качестве примера на рис.2.48 приведена схема исследования счетчика импульсов
с модулем счета, равным 11.
Задание и порядок выполнения работы
Задание на лабораторную работу заключается в проверке схем, спроектированных ранее в рамках выполнения практического задания по п.1.2.2.6, а
именно схем на основе сдвигающего регистра и реверсивного счетчика импульсов по индивидуальному варианту
Перед выполнением основного этапа работы познакомьтесь с принципами действия микросхем К155ИР18 (SN 74198) и К555ИЕ17 (SN74169), для
чего:
1) извлеките из магазина компонентов модели микросхемы 74198
(рис.2.49), источника напряжения +5В и шину «земли» (). Подключите выводы микросхемы к цепям питания и земли. Информационные входы соедините с шинами логического «0» (земли) и «1» (+5В) в следующем порядке.
На вход последовательного ввода при сдвиге вправо DR (SR на УГО Electronics Workbench) подайте «1», на вход последовательного ввода при сдвиге
влево DL (SL) - 0. На входы параллельной загрузки D0... D7 (A...H) подайте
комбинацию вида 00001000. Управляющие входы R (CLR), S0, S1 подключите к выходам генератора слов, на которых набором на информационном поле
нулей и единиц задайте последовательности логических уровней, соответствующих временным диаграммам рис.2.49. Включите клавишу питания, запустите генератор слов в режиме пачки BURST и проверьте функционирование микросхемы в режимах сброса (при R=0), загрузки (S0=S1=1), сдвига
вправо (S0=1, S1=0), сдвига влево (S0=0, S1=1). В порядке интерпретации
183
полученных на выходах регистра сигналограмм логического анализатора
опишите порядок работы микросхемы. Собранный схемный файл «74198»
можно найти в папке «2.7»;
2) извлеките из раздела Seq’l магазина компонентов модель 74169
(К555ИЕ17), источник напряжения +5В и шину «земли» (). Подключите
выводы микросхемы к цепям питания и земли. Информационные входы соедините с шинами логического «0» (земли) и «1» (+5В) в следующем порядке: на входы параллельной загрузки D1... D4 (A...D на УГО Electronics Workbench) подать комбинацию вида 1100; на вход Р1 (ENT) разрешения переноса
- 1. Входы R (CLR), L (LOAD), V (ENP) подключить к выходам генератора
слов, информационное поле которого необходимо настроить на выработку
последовательностей, обеспечивающих проверку работы в различных режимах, например последовательностей
в соответствии с временными диаграммами (рис.2.50, вторая и третья
сверху, первая сверху диаграмма –
тактовые импульсы генератора слов
CLK). Проанализируйте полученные на экране логического анализатора сигналограммы и опишите выполняемые счетчиком импульсов
микрооперации. Собранный схемный файл «74169» можно найти в
папке «2.7»;
Рисунок 2.50 – Схема подключения счетчика
К555ИЕ18 (SN74LS169)
3) спроектируйте на основе микросхемы 8-разрядного регистра сдвига
К155ИР13 устройство в соответствии с указанным в табл.2.14 заданным вариантом. Можно воспользоваться результатами синтеза устройства по выполненному ранее практическому заданию (п.1.2.2.6 настоящего практикума). Соберите устройство из компонентов программы Electronics Workbench,
184
подключите виртуальные измерительные приборы и проверьте функционирование устройства;
Таблица 2.14
Количество разрядов
Устройство
Счетчик Джонсона (рис.1.41б)
Распределитель тактов (рис.1.40)
ГПСЧ (рис.1.42)
Преобразователь параллельного кода в
последовательный (рис.1.38а)
Преобразователь последовательного
кода в параллельный (рис.1.38б)
3
1
7
14
20
4
2
8
15
21
5
3
9
16
22
6
4
10
17
23
7
5
11
18
-
8
6
12
-
9
13
19
-
24
25
26
27
28
-
-
4) спроектируйте на основе микросхемы 4-разрядного счетчика импульсов К555ИЕ17 счетчик с заданным значением модуля счета согласно индивидуальному варианту (табл.2.15). Можно воспользоваться результатами
синтеза устройства по выполненному ранее практическому заданию (п.1.2.2.6
настоящего практикума). Соберите устройство из компонентов программы
Electronics Workbench, подключите виртуальные измерительные приборы и
проверьте функционирование устройства;
5) составьте отчет о выполненной работе и сделайте выводы.
Таблица 2.15
Основа
структуры
Управляемый сброс через
дешифратор (рис.1.44а)
Управляемый сброс через
вентиль И (рис.1.44б)
Загрузка исходного состояния (рис.1.44в)
3
1
4
2
5
3
Значение модуля счета М
6
7
8
9
10
4
5
6
7
8
11
9
12
10
13
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
2.8 Исследование генератора двоичных слов
Объект исследования и методика эксперимента
Объектом исследования в данной лабораторной работе является генератор последовательности двоичных слов, подобный спроектированному ранее генератору слов на основе JK-триггеров в соответствии с индивидуаль-
185
ным вариантом в рамках выполнения практического задания по п.1.2.2.5
настоящего практикума. В настоящей работе тот же генератор двоичных слов
предлагается синтезировать на основе счетчика импульсов.
Общая структура такого устройства представлена на рисунке 2.51.
Счетчик импульсов с модулем счета, равным количеству заданных слов в
циклической последовательности (М = 9 в нашем примере) должен иметь достаточное для этого число разрядов n (2n  М). Выходы счетчика Q3...Q0 соединены с входами комбинационной схемы, которая, в свою
Х0
Q0
ГТИ
очередь должна иметь столько
Счетчик
импульсов
Комбинационная
схема
Q1
Q2
выходов Х4...Х0, сколько разря-
риваемого примера).
Х2
Х3
Q3
Х4
дов содержат заданные выходные слова блока (5 для рассмат-
Х1
Рисунок 2.51 – Общая структура генератора слов
на основе счетчика импульсов
Пусть, например, необходимо сформировать следующую циклическую
последовательность девяти 5-разрядных слов:
00000, 00001, 01010, 00110, 11000, 11100, 10101, 01111, 00100.
Поскольку цикл состоит из девяти тактов, то счетчик должен иметь модуль
счета, равный 9. Составим таблицу истинности для выходных функций Х4,
Х3, Х2, Х1, Х0 четырех аргументов Q3, Q2, Q1, Q0 (табл.2.16). Так как число аргументов менее шести, то наиболее просто минимизация осуществляется с
Таблица 2.16
Такт
1
2
3
4
5
6
7
8
9
Q3
0
0
0
0
0
0
0
0
1
Аргументы
Q2
Q1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
Q0
0
1
0
1
0
1
0
1
0
X4
0
0
0
0
1
1
1
0
0
X3
0
0
1
0
1
1
0
1
0
Функции
X2
X1
0
0
0
0
0
1
1
1
0
0
1
0
1
0
1
1
1
0
X0
0
1
0
0
0
0
1
1
0
186
помощью показанных ниже карт Карно (рис.2.52), в которые построчно переносятся значения функций для каждой комбинации аргументов.
X4
Q1Q0
Q 3Q 2
00
00
01
11
10
0
1
x
0
01
0
1
x
x
X3
Q1Q0
11
0
0
x
x
Q3Q2
10
0
1
x
x
01
11
10
00
01
11
10
0
1
x
0
01
0
1
x
x
11
0
1
x
x
X1
Q 1Q 0
Q3 Q2
00
00
10
00
1
0
x
x
01
11
10
01
11
10
0
0
x
0
0
0
x
x
1
1
x
x
1
0
x
x
Q3Q2
00
01
11
10
00
01
11
10
0
0
x
1
0
1
x
x
1
1
x
x
0
1
x
x
X0
Q1Q0
00
X2
Q1Q0
Q3Q2
00
01
11
10
0
0
x
0
1
0
x
x
0
1
x
x
0
1
x
x
Рисунок 2.52 – Минимизация функций с помощью карт Карно
Объединения клеток в картах Карно дают следующие алгебраические
выражения:
X 4  Q2 Q 1  Q2 Q 0 ,
X 1  Q1Q0  Q 2 Q1 ,
X 3  Q2 Q 1  Q2 Q0  Q 2 Q1 Q 0 ,
X 2  Q3  Q2 Q0  Q2 Q1  Q1Q0 ,
X 0  Q2 Q1  Q 2 Q 1Q0 .
В общем случае функциональная схема строится из логических вентилей
непосредственно по полученным МДНФ-выражениям в виде трехступенчатой структуры:
I ступень - блок инверторов для образования отрицаний аргументов;
II ступень - набор элементов И для получения конъюнкций;
III ступень - набор элементов ИЛИ для формирования дизъюнкций.
Данная структура может быть реализована не только на вентилях, но и в виде
микросхем повышенной интеграции, в частности с применением мультиплексоров, дешифраторов, ПЛМ, ПЗУ.
При построении схемы на логических элементах практически целесообразно провести дальнейшую совместную минимизацию функций, обратив
внимание на то, что в формулах различных функций встречаются одинаковые конъюнкции. Так выражения для Х4 и Х3 содержат одинаковые конъюнк187
ции Q2 Q1 , конъюнкция Q2 Q0 содержат Х2 и Х3, а конъюнкцию Q2 Q1 включают
Х2 и Х3 и т.д. Следовательно,
отдельные
конъюнкции
1
для Q0
5
1
различных функций можно получить с помощью одного ло- Q1
гического вентиля. Иногда по-
3
1
5
&
1
4
5
&
1
X1
1
5
Q2
например Х4 можно записать
как X 4  Q2 Q1  Q2 Q 0  Q2 (Q1Q0 ) ,
что может оказаться проще в
реализации. В схеме (рис.2.53),
X0
2
лезным оказывается запись выражения в скобочной форме,
&
2 4
1
6
3
6
2
5
3
3
1
&
&
1
X2
&
1
X3
6
построенной
по
МДНФ-
выражениям,
для
удобства
6
изображения связей использо-
4
1
3
&
&
1
X4
вано обозначение шины с ну- Q3
мерацией входящих в нее линий трассировки.
Рисунок 2.53 – Вариант функциональной схемы на логических элементах
Исследование спроектированной схемы производится с помощью генератора слов как тактового генератора и логического анализатора. На рис.2.54
показаны схема устройства, синтезированного в данном примере, с подключенными к ней виртуальными измерительными приборами (см. также схемный файл «2.8.1» в папке «2.8»), а также результаты моделирования на
экране логического анализатора. Здесь же раскрыта подсхема КС – логическая структура комбинационной схемы, повторяющая схему рис.2.53. Чтение
сигналограмм логического анализатора по тактам подтверждает правильность синтеза.
188
Рисунок 2.54 – Пример моделирования генератора двоичных слов на основе счетчика и комбинационного преобразователя кодов
Задание и порядок выполнения работы
По индивидуальному варианту, заданному таблицей 2.17, синтезируйте
комбинационную схему для генератора последовательности двоичных слов,
по образцу рис.2.54 соберите схему на рабочем столе Electronics Workbench,
и в режиме BURST генератора слов проведите ее моделирование. Прочитав
сигналограммы логического анализатора по тактам путем сравнения логических состояний выходов с заданными по варианту числами убедитесь в правильности функционирования синтезированного устройства.
Таблица 2.17
Последовательность слов по варианту
Такт
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
2
7
2
31
15
25
1
6
20
4
11
26
1
7
3
9
3
15
5
3
2
12
31
8
10
22
2
30
2
22
6
10
4
11
8
26
21
17
7
12
5
1
13
20
3
1
9
13
5
4
31
5
13
6
23
22
15
31
5
12
5
25
27
4
6
1
25
23
29
9
15
3
25
27
6
1
7
3
24
2
7
30
9
11
3
27
19
5
21
15
9
5
11
13
12
3
8
27
6
7
16
11
3
7
11
17
28
21
13
8
17
1
9
3
20
22
5
13
12
30
6
3
17
8
17
29
31
11
189
Продолжение табл. 2.17
Последовательность слов по варианту
Такт
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
2
29
11
5
4
10
23
1
20
12
2
13
7
28
30
8
3
26
17
30
9
14
27
2
19
3
1
14
5
25
26
16
4
21
30
10
19
3
30
9
25
14
7
15
3
13
12
7
5
13
20
25
30
8
12
5
1
5
6
21
9
19
20
4
6
24
10
15
23
31
15
23
8
17
22
26
16
3
3
25
7
16
6
20
26
11
22
26
5
22
31
15
26
11
7
31
8
2
9
1
1
13
1
12
7
29
15
2
22
7
11
13
9
5
2
3
21
19
8
15
3
11
20
4
31
14
22
2
2.9 Применение программируемой логической матрицы
Объект исследования и методика эксперимента
Объектом исследования в настоящей работе является генератор последовательности четырехразрядных двоичных слов, построенный на основе параллельного регистра и программируемой логической матрицы (ПЛМ)
(рис.2.55). Порядок проектирования устройства сходен с порядком синтеза
генератора кодов, выполненного в лабораторной работе 2.8, различие состоит
в применяемых функциональных узлах. Как известно, для реализации функций на ПЛМ они представляются в форме ДНФ, при этом допускается их
предварительная минимизация.
Таблица 2.18
PLA
x0
x1
x2
x3
C
y0
y1
y2
y3
D RG Q
0
0
1
1
2
2
3
3
Q0
Q1
Q2
Q3
C
Рисунок 2.55 – Схема генератора слов с применением ПЛМ
Состояния
выходов
Q3 Q2 Q1 Q0
Состояния
входов
D3 D2 D1 D0
0
0
0
0
0
1
0
0
0
1
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
0
1
1
1
0
0
0
1
0
0
0
1
0
1
1
1
0
1
1
0
1
1
0
0
1
1
0
0
0
0
0
190
Рассмотрим процедуру синтеза генератора слов на основе ПЛМ. Пусть
требуется периодически генерировать двоичные коды, десятичные эквиваленты которых равны 0, 4, 12, 3, 8, 11, 6. Составим таблицу состояний
устройства, которую дополним столбцами значений входных переменных регистра D3, D2, D1, D0, необходимых для осуществления перехода в следующее заданное состояние (табл.2.18).
С помощью карт Карно (рис.2.56) запишем выражения входных функций регистра в форме МДНФ:
D3  Q 3Q2 Q1  Q3 Q 2 Q1  Q 3Q0 , D2  Q 3 Q1  Q3Q0 , D1  Q3 , D0  Q3 Q1 .
По существу, полученные выражения представляют собой инструкцию по
программированию ПЛМ.
Q1Q0
Q3Q2
00
00
01
11
10
Q1Q0
D3
0
1
0
1
01
11
10
Q3Q2
00
00
1
0
01
11
0
10
Q 1Q 0
D2
1
1
0
0
01
11
10
Q3Q2
00
00
0
0
01
11
1
10
Q1Q0
D1
0
0
1
1
01
11
10
Q3Q2
00
0
0
01
11
1
D0
00
10
0
0
1
1
01
11
10
0
0
0
Рисунок 2.56 – Карты Карно для входных функций регистра
Экспериментальная часть работы выполняется с использованием
схемного файла «2.9.1» из каталога
«2.9», который содержит схему, показанную на рис.2.57. Виртуальная
схема
устройства,
повторяющая
схему рис.2.55, дополнена генератором тактовых импульсов (генератор
слов) и логическим анализатором
для наблюдения генерируемых сигналов.
Рисунок 2.57 – Схемный файл «2.9.1» и
результат моделирования схемы
191
Программирование ПЛМ выполняется после раскрытия подсхемы PLA
двойным щелчком на ее обозначении. Структура подсхемы PLA, показанной
на рис.2.58 совместно с подсхемой регистра RG, соответствует ПЛМ с 4 входами, 8 конъюнкциями и 4 выходами. Программирование матрицы И производится путем отсоединения входов вентилей от шины логической «1»
(LOGIC ONE) и их подключения к нужной горизонтальной линии соответствующего аргумента или его инверсии xi , xi . Программирование матрицы
ИЛИ выполняется путем отсоединения входов вентилей от шины логического «0» (LOGIC ZERO, на неподключенной точке «0» по умолчанию) и их
подключения к нужной вертикальной линии соответствующей конъюнкции.
Рисунок 2.58 – Логические структуры подсхем PLA и RG
В том случае, если число конъюнкций в подсхеме PLA окажется недостаточным, следует использовать пару таких подсхем, для чего в схемном
файле достаточно переместить изображение подсхемы из раздела Custom на
рабочее поле Electronics Workbench. После этого необходимо соединить под-
192
схемы PLA по схеме наращивания числа термов (конъюнкций) (рис.2.59).
Пара подсхем выполняет функции единой ПЛМ со структурой: 4 входа, 16
конъюнкций, 4 выхода.
После программирования
ПЛМ
выполняется проверка функционирования устройства путем моделирования в
режиме BURST (пачка) генератора слов.
Рисунок 2.59 – Объединение ПЛМ
для наращивания числа конъюнкций
Задание и порядок выполнения работы
Синтезируйте генератор последовательности четырехразрядных двоичных слов на основе параллельного регистра и программируемой логической матрицы в соответствии со своим вариантом задания (табл.2.19).
Работу выполните в следующем порядке:
Таблица 2.19
Вариант
1
2
3
4
5
6
7
8
9
10
Генерируемые
слова
0, 3, 9, 4, 14, 11, 7
0, 15, 2, 10, 7, 11, 5
0, 10, 13, 2, 1, 6, 8
0, 1, 6, 3, 10, 15, 12
0, 13, 3, 11, 1, 10, 5
0, 10, 5, 15, 11, 7, 4
0, 11, 12, 1, 6, 3, 14
0, 2, 7, 4, 13, 10, 11
0,12, 13, 15, 6, 2, 4
0, 3, 6, 9, 12, 15, 10
Вариант
11
12
13
14
15
16
17
18
19
20
Генерируемые
слова
0, 2, 4, 7, 11, 6, 15
0, 14, 11, 2, 3, 8, 10
0, 7, 6, 5, 4, 11, 13
0, 15, 14, 11, 10, 3, 6
0, 4, 7, 5, 13, 12, 10
0, 8, 1, 15, 7, 14, 6
0, 12, 14, 1, 7, 8, 4
0, 5, 4, 3, 11, 12, 13
0, 7, 14, 15, 3, 5, 11
0, 13, 10, 1, 3, 2, 12
Вариант
21
22
23
24
25
26
27
28
29
30
Генерируемые
слова
0, 6, 7, 8, 9, 13, 12
0, 14, 1, 11, 10, 8, 5
0, 6, 12, 10, 5, 7, 15
0, 11, 1, 12, 2, 13, 3
0, 1, 2, 3, 4, 15, 14
0, 10, 1, 4, 3, 6, 5
0, 7, 11, 13, 2, 5, 9
0, 1, 10, 13, 5, 2, 14
0, 5, 15, 10, 11, 12, 1
0, 6, 5, 15, 4, 12, 1
1) по образцу табл.2.18 составьте таблицу состояний выходов параллельного регистра, которую дополните столбцами его входных состояний,
необходимых для осуществления перехода регистра в состояние следующего
такта;
2) с помощью карт Карно найдите алгебраические выражения входных переменных регистра;
193
3) запустите программу Electronics Workbench и вызовите схемный
файл «2.9.1» из каталога «2.9»;
4) раскройте подсхему «2.9.1» и по алгебраическим выражениям (п.2)
выполните программирование ПЛМ – подсхемы PLA;
5) сверните подсхему PLA и запустите моделирование в режиме
BURST генератора слов;
6) проанализируйте полученные на экране логического анализатора
временные диаграммы сигналов, сделайте выводы о соответствии спроектированного устройства заданию.
2.10 Применение интегральных запоминающих устройств
Объект исследования и методика эксперимента
Объектами исследования в настоящей лабораторной работе являются
подсхемы
оперативного
ОЗУ
(RAM)
и
постоянного
ПЗУ
(ROM)
запоминающих устройств с информационной емкостью соответственно 48
бит и 84 бит. Подсхемы в программе Electronics Workbench не имеют обозначений выводов, при их подключении следует руководствоваться условными графическими обозначениями, приведенными на рис.2.60. Подсхемы
RAM и ROM появляются на рабочем поле монтажного стола после открытия
соответственно файлов «2.10.1» и «2.10.2» папки «2.10». Подсхемы не тре-
A0
A1
A RAM
0
1
DI0
DI1
DI2
DI3
DI4
DI5
DI6
DI7
DI
0
1
2
3
4
5
6
7
CS
W/R
W/R
A0
DO
0
1
2
3
4
5
6
7
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
DI0
DI1
DI2
DI3
DI4
DI5
DI6
DI7
A0
A1
A2
A1
RAM
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
CS
A ROM
0
DO
1
0
1
2
2
3
CS
в)
DO0
DO1
DO2
DO3
A0
A1
A2
ROM
DO0
DO1
DO2
DO3
CS
CS W/R
a)
б)
г)
CS
Рисунок 2.60 – Обозначения микросхем ОЗУ (а) и ПЗУ (в) и их подсхемы (б, г)
в среде Electronics Workbench
194
буют подключения к цепям питания, так как источники питания включены в
их состав.
Логическая структура подсхемы ОЗУ включает множество триггеров,
которые объединены в адресуемые 8-разрядные регистры. Для записи информации в ОЗУ на вход CS микросхемы подается разрешающий низкий
уровень напряжения логического 0, на входы А1, А0 - двоичный код адреса
ячейки памяти, а на входы DI0...DI7 – подлежащее записи двоичное слово
(байт). Запись слова осуществляется подачей уровня логического 0 на вход
W / R . После снятия сигнала записи – возвращения уровня сигнала W / R к
высокому уровню 1 или изменения адресного кода записанное слово сохраняется в ячейке памяти. Вывод слова содержимого ячейки памяти с заданным
по входам А1, А0 адресом выполняется после выбора микросхемы ( CS  0 )
при наличии разрешающего чтение сигнала W / R  1 . Снятие сигнала выбора
микросхемы ( CS  1 ) переводит ее в режим хранения.
Логическая структура ПЗУ, представленная на рис.2.61, состоит из дешифратора адреса и программируемой матрицы ИЛИ, разрушение выделенной связи в которой соответствует записи нуля по заданному адресу в данном
разряде. Процедура программирования выполняется после раскрытия подсхемы ROM двойным щелчком на ее обозначении. Матрица ИЛИ представляет собой множество диодов, соединенных катодами с разрядными шинами,
а анодами - с соответствующими выходами дешифратора – адресными шинами. Ненужную связь устраняют, отключая выделенную красным цветом
перемычку у катода соответствующего диода. Например, как показано на
рис.2.61, по адресу 011 (возбуждается четвертый сверху выход дешифратора)
путем отключения отмеченных крестами связей выполнена запись слова
1001. Выходы микросхемы снабжены буферными каскадами, работа которых
разрешается сигналом CS .
195
Рисунок 2.61 – Структура подсхемы ROM
В процессе выполнения лабораторной работы производится запись заданной информации в ОЗУ и программирование ПЗУ, после чего в режиме
чтения осуществляется проверка правильности записи (программирования).
Схемы исследования микросхем ОЗУ и ПЗУ представлены на рис.2.62.
Запись двоичного байта в ОЗУ осуществляется в следующем порядке.
С помощью тумблеров, управляемых клавишами 0 … 7 набираются значения
разрядов байта, которые отображаются световыми пробниками. Далее, когда
периодически изменяющийся адрес с генератора слов (он отображается соответствующими световыми пробниками) достигает нужного значения, необходимо дважды нажать клавишу W (Write), подав таким образом сигнал разрешения записи с низким рабочим уровнем. Процедуру следует повторить
196
а)
б)
Рисунок 2.62 – Схемы исследования микросхем ОЗУ (а) и ПЗУ (б)
для каждого адреса ячейки памяти. В отсутствие сигнала разрешения записи
микросхема работает в режиме чтения, выводя на свои выходы содержимое
ячеек памяти. Выходное слово при этом отображается декодирующими семисегментными индикаторами в шестнадцатеричном коде.
Индикация записываемой информации в ОЗУ выполняется с помощью
световых пробников, свечению которых соответствует логическая 1. Выходные слова ОЗУ и ПЗУ отображаются декодирующими семисегментными индикаторами в шестнадцатеричном коде. Адреса ячеек памяти задаются генератором слов с достаточно большим (2 секунды) периодом смены кода
(рис.2.62).
Программирование ПЗУ производится путем удаления ненужных связей в матрице ИЛИ (рис.2.61) – отключения катодов соответствующих дио197
дов от разрядных шин там, где следует разместить «0». Оставленным связям
соответствуют логические «1». В режиме чтения по схеме рис.2.62 генератор
слов задает последовательность повторяющихся адресных кодов от 000 до
111 с периодом повторения 2 сек. Индикация воспроизводимой информации
осуществляется декодирующим семисегментным индикатором в шестнадцатеричном коде.
Задание и порядок выполнения работы
Проведите экспериментальное исследование микросхемы оперативного
ЗУ в следующем порядке:
1) запустив программу Electronics Workbench, раскройте папку «2.10»
через раздел File опорного меню программы;
2) вызовите схемный файл «2.10.1»;
3) запустив программу моделирования щелчком на клавише CYCLE
генератора слов (периодический режим), либо просто включением питания, с
помощью входных тумблеров наберите двоично-десятичный код дня своего
рождения (например, 13 → 0001 0011) и введите его в ОЗУ двукратным
нажатием клавиши W - подачей сигнала записи, когда код адреса станет равным 00. Аналогично по адресу 01 запишите месяц рождения в двоичнодесятичном коде, а по адресам 10 и 11 - год рождения;
4) при исходном уровне сигнала управления режимом W / R  1 (режим
чтения - верхнее положение подвижного контакта тумблера W) проконтролируйте правильность считываемой информации на семисегментных индикаторах.
Проведите исследование микросхемы ПЗУ в следующей последовательности:
1) запустив программу Electronics Workbench, раскройте папку «2.10»
через раздел File опорного меню программы;
2) вызовите схемный файл «2.10.2»;
198
3) раскрыв УГО подсхемы ROM, запрограммируйте ее на выработку
последовательности 4-разрядных двоичных чисел в соответствии с вариантом задания (табл.2.20), где указаны их шестнадцатеричные эквиваленты. По
окончании программирования закройте подсхему;
Таблица 2.20
Вариант
Последовательность чисел
Вариант
Последовательность чисел
1
A, 0, 3, 7, F, 4,1, 9
16
0, 1, 0, 2, 0, 3, 0, 4
2
0, 1,2, 3, F, E, 8, 9
17
0, 3, 2, 1, 7, 6, 3, A
3
1, 3, 5, 7, 9, B, D, F
18
A, B, C, D, E, F, 0, 1
4
0, 2, 4, 6, 8, A, C, E
19
0, A, 1, B, 2, C, 3, D
5
1, 5, 6, 7, 0, 3, D, C
20
9, 8, 7, 6, 5, 4, 2, 1
6
B, 0, E, 5, 8, 1, 4, 0
21
7, A, B, 5, 2, 6, 3, 8
7
9, 6, 3, 0, D, A, 7, 4
22
0, 7, 9, 8, 2, 4, A, 1
8
0, 1, 2, 3, 9, 8, 7, 6
23
1, 2, A, B, 7, 6, 5, 3
9
3, 2, 1, 0, A, F, 0, 5
24
1, 3, 0, 7, 1, 9, 4, 7
10
0, A, 1, B, 2, D, 3, E
25
0, 5, 0, 4, 1, 9, 8, 0
11
0, F, 1, E, 2, D, 3, C
26
2, 1, 0, 4, 1, 8, 7, 0
12
8, 7, 6, 5, 4, 3, 2, 1
27
3, 1, 2, 8, 0, 7, 9, 5
13
0, 1, 2, 3, 4, 5, 6, 7
28
2, 7, 0, 7, 1, 9, 4, 7
14
4, 5, 6, A, 0, 1, 2, 3
29
1, 0, 0, 9, 4, 5, 9, 3
15
2, 1, 4, 3, 6, 5, 8, 7
30
0, 8, 1, 2, 1, 9, 7, 3
4) запустите программу моделирования клавишей питания. Проверьте
правильность выводимой информации, наблюдая последовательность считываемых чисел на семисегментном индикаторе;
5) составьте отчет по выполненной работе и сделайте выводы о назначении и специфике использования микросхем ОЗУ и ПЗУ.
2.11 Согласование линии передачи данных
Объект исследования и методика эксперимента
Объектом исследования в данной лабораторной работе является линия
передачи данных – коаксиальный кабель, сигналы на входе которой форми-
199
руются передатчиком (подсхема
TRANSMIT), выход линии нагружен на приемник (подсхема RECEIVER)
(рис.2.63).
характеризуется
Передатчик
пренебрежимо
Рисунок 2.63 – Линия передачи данных
малым выходным сопротивлением, в то время как приемник имеет входное
сопротивление 1 кОм. Кабель представляет собой распределенную LC-цепь,
волновое сопротивление которой Z 0 и время задержки Т полностью определяются погонными индуктивностью L 0 и емкостью C 0 , а также числом эквивалентных LC-звеньев n:
Z0 
L0
,
C0
T  n L0C0 .
Характеристики кабеля n , Z 0 ,T регламентированы вариантом задания.
Целью работы является определение основных параметров линии передачи данных и исследование схем параллельного и последовательного ее
согласования.
Согласование линии связи необходимо для исключения искажений передаваемого сигнала из-за отражения энергии от конца линии. Сопротивление согласованной линии чисто активно и равно Z 0 , энергия передаваемого
сигнала полностью воспринимается приемником. Выбор варианта согласования зависит от условий применения линии, в частности от нагрузочной способности передатчика и входного сопротивления приемника.
На рис.2.64а показана схема параллельного согласования линии, которая применяется при ограниченном входном сопротивлении приемника. Сопротивление согласующего резистора R2 выбирается таким, что общее сопротивление нагрузки линии RH становится равным волновому сопротивлению
линии:
RH = R2║RR = Z0,
200
где RR – входное сопротивление приемника.
Схема
последовательного
согласования
линии,
показанная
на
рис.2.63б, применяется, когда входное сопротивление приемника настолько
велико, что режим линии по выходу близок к разомкнутому, и энергия сигнала полностью отражается от конца линии к ее началу. Последовательное
согласование заключается в добавлении на вход линии последовательного
резистора, сопротивление которого выбирается таким, чтобы оно в сумме с
выходным сопротивлением передатчика оказалось равным волновому сопротивлению линии:
RВХ  R1  RT  Z 0 ,
где RТ – выходное сопротивление передатчика. При выполнении этого условия по линии распространяется волна половинной амплитуды, а в момент достижения сигналом конца линии сразу же возникает отраженная волна, равная по амплитуде принятой. За счет этого амплитуда напряжения на входе
приемника оказывается равной двойной амплитуде распространявшейся волны, то есть полной амплитуде передаваемого сигнала. На входе линии полная
амплитуда сигнала восстанавливается, таким образом, через время 2Т прямого и обратного распространения волны.
а)
б)
Рисунок 2.63 – Схемы параллельного (а) и последовательного (б) согласования линии
передачи данных
Методика эксперимента состоит в осциллографическом наблюдении
процесса передачи сигнала по несогласованной и согласованной линии связи,
позволяющем выяснить роль согласования.
201
Задание и порядок выполнения работы
Проведите экспериментальное исследование линии передачи цифрового сигнала данных в виде коаксиального кабеля, характеристики которого по
вариантам задания указаны в табл.2.21. Перед выполнением измерений рассчитайте погонные индуктивность и емкость линии связи, а также сопротивление резистора R2 для схемы параллельного согласования линии с учетом
входного сопротивления приемника RR.
Таблица 2.21
Вариант
1
2
3
4
5
6
7
8
9
10
Z0,
Ом
Т,
нс
100
50
500
n
Вариант
10
20
32
64
128
10
20
32
64
128
11
12
13
14
15
16
17
18
19
20
Z0,
Ом
Т,
нс
100
100
500
n
Вариант
10
20
32
64
128
10
20
32
64
128
21
22
23
24
25
26
27
28
29
30
Z0,
Ом
Т,
нс
100
200
500
n
10
20
32
64
128
10
20
32
64
128
Работу выполните в следующем порядке:
5) запустив программу Electronics Workbench, раскройте папку «2.11»
через раздел File опорного меню программы;
6) вызовите схемный файл «2.11.1», содержащий схему канала передачи данных в составе коаксиального кабеля, передатчика TRANSMIT и приемника RECEIVER, а также генератор импульсов и осциллограф для проведения измерений. Для наблюдения сигнала либо непосредственно на входе
кабеля, либо на выходе приемника канал В осциллографа снабжен переклю-
202
чателем S, положение подвижного контакта которого можно изменить нажатием клавиши ПРОБЕЛ (SPACE) клавиатуры;
7) двойным щелчком на изображении кабеля вызовите диалоговое окно, с помощью которого (режим Edit) назначьте параметры кабеля n , Z 0 ,Td в
соответствии с вариантом задания;
8) двойными щелчками на изображениях генератора и осциллографа
разверните их изображения и установите режимы их работы таким образом,
чтобы наблюдать 2 – 3 периода входного и выходного сигналов ТТЛ линии
передачи. Например, по варианту 1 ( Td  100 нс ) можно установить частоту
генератора (FREQUENCY) 1МГц при скважности (DUTY CYCLE) 50%, а также амплитуду (AMPLITUDE) 2В и смещение базовой линии (OFFSET) 2В,
что обеспечивает генерирование импульсов ТТЛ ( U OL  0 B ,U OH  4 B ). Для
наблюдения импульсов на входе и выходе линии органами управления осциллографа можно установить развертку по горизонтали (TIME BASE) 0,1 –
0,2 мкс/дел, масштаб по вертикали каналов А и В 2В/дел, режим работы каналов – открытый вход по постоянному току (DC);
9) щелчком на клавише ZOOM осциллографа увеличьте его изображение. Клавишей питания в верхнем правом углу экрана запустите процесс моделирования схемы без согласующих элементов. Осциллограммы входного и
выходного сигналов линии передачи отобразите в отчете, например, в виде
распечатки экрана осциллографа или диаграмм сигналов, построенных вручную;
10) введите в схему резистор R2 параллельного согласования линии
(сопротивление резистора рассчитано ранее) и повторите процедуру моделирования по п.4;
11) введите в исходную схему резистор последовательного согласования R1 (его сопротивление равно волновому сопротивлению кабеля) и повторите процедуру моделирования по п.4;
203
12) составьте отчет по выполненной работе и сделайте выводы о роли
согласования линии передачи.
3 КУРСОВОЙ ПРОЕКТ
Цель выполнения курсового проекта состоит в закреплении теоретических знаний студентов по схемным принципам построения устройств вычислительной техники, а также в приобретении ими практических навыков проектирования конкретных цифровых устройств. Для успешного осуществления работы студент должен уметь: подбирать и использовать литературные
источники и нормативные документы; выявлять аналоги и обоснованно выбирать оптимальные технические решения; грамотно применять методы синтеза и анализа микроэлектронных узлов; оформлять схемную и текстовую
документацию согласно требованиям ЕСКД.
Элементной базой современных вычислительных устройств служат
большие и сверхбольшие интегральные схемы (ИС), в том числе программируемые логические ИС (ПЛИС), которые проектируются автоматизированными методами с помощью ЭВМ. Однако, внутренние структуры таких ИС
представляют сочетания все тех же типовых узлов (логических элементов,
комбинационных и последовательностных блоков), которые продолжают
выпускаться в виде автономных ИС средней степени интеграции. Реализация
проектируемого устройства на ИС средней интеграции предполагает определенную свободу выбора элементов с учетом их назначения и особенностей
применения, а также позволяет проявить элементы творчества в процессе их
сопряжения.
Можно выделить следующие основные этапы проектирования:
* этап формирования технического предложения и структурного проектирования на основе анализа задания и уровня техники в данной области;
* этап функционального проектирования с выявлением общих технических решений и принципов функционирования;
204
* этап схемотехнического проектирования на основе выбранной элементной базы с поиском принципиальных решений узлов, расчетом режимов
элементов и оценкой технических показателей функционирования. Итогом
данного этапа является разработанная схемная конструкторская документация;
* этап экспериментального исследования спроектированного устройства с целью подтверждения его работоспособности.
Техническим заданием на работу предусмотрено проектирование генератора последовательности двоичных слов по индивидуальным вариантам,
различающимся набором слов в последовательности, тактовой частотой и
условиями функционирования. Подобный генератор может использоваться
для формирования микропрограмм управления технологическим процессом,
для генерирования измерительной последовательности импульсов, для образования цифровых сообщений при передаче информации по линии связи.
Объем проекта в его содержании по существу относительно невелик, устройство в зависимости от предпочтений исполнителя может содержать от 10 до
20 корпусов ИС средней интеграции. В то же время работа охватывает основные этапы проектирования от поиска возможных вариантов структуры до
получения электрической принципиальной схемы с проверкой ее работоспособности.
Результатом работы является создание устройства, доведенного до
уровня практической реализации и проверенного экспериментально путем
компьютерного моделирования. Грамотно, в полном объеме выполненный и
оформленный курсовой проект свидетельствует о готовности студента к самостоятельной разработке цифровых устройств при дальнейшем дипломном
проектировании по теме аппаратного направления.
3.1 Техническое задание
Тема:
Разработка генератора последовательности двоичных слов
205
Вариант:
Номер варианта задания определяется последними двумя
цифрами номера зачетной книжки N  n1n0
Назначение:
Управление удаленным контроллером параметров
технологического процесса
Требования по назначению:
1) устройство должно вырабатывать циклически повторяющуюся последовательность десяти 5-разрядных двоичных чисел, десятичные эквиваленты которых равны
0, (n1  1), (n0  22), (n1  7), (n0  17), (n1  3), (n0  19), (n1  5), (n0  20), (n1  2) ;
2) тактовая частота устройства должна быть равной


f T  10 2 n1  2 n0 кГц.
Относительная нестабильность частоты не должна превышать 20%;
3) предусмотреть в устройстве контроль сбоев. При обнаружении на
основном выходе незапланированного числа работу устройства приостановить, вычесть обнаруженное сбойное число из числа, выработанного в предшествующем такте, и вывести разность по отдельному выходу в прямом двоичном коде без учета знака;
4) через n1 тактов после обнаружения сбоя возобновить работу устройства с исходного числа 0 в том случае, если разность по п.3 окажется больше
числа n0 ;
5) напряжение питания устройства (50,25) В;
6) рабочий диапазон температуры окружающей среды - от 100С до
600С.
Комментарии
В соответствии с заданием разработке подлежит устройство, имеющее
два цифровых 5-разрядных выхода, на одном из которых последовательно
формируются заданные двоичные слова, а на втором появляется значение
206
разности двух смежных в последовательности двоичных слов при указанных
условиях.
Например, для варианта задания 37 значения генерируемых чисел
должны быть
0, 4, 29, 10, 24, 6, 26, 8, 27, 5,
или в двоичной системе счисления
00000, 00100, 11101, 01010, 11000, 00110, 11010, 01000, 11011, 00101.
Тактовая частота устройства - частота смены выходного слова

fT  10 23  27

кГц  1360 кГц
При заданной нестабильности 20% тактовая частота не должна выходить за
пределы (1360  272) кГц.
Если в процессе генерирования ввиду воздействия дестабилизирующих
факторов или помех на основном выходе возникнет число, не входящее в заданный набор чисел, например после числа 10(10) = 01010(2) окажется незапланированное число 30(10) = 11110(2), то это незапланированное число следует
вычесть из числа, сформированного в предшествующем такте, с одновременным остановом устройства. При этом на втором выходе устройства должна
появиться разность, которая в прямом двоичном коде без учета знака для
данного примера составит 20(10) = 10100(2).
Далее после обнаружения незапланированного слова устройство пребывает в состоянии останова в течение 3 тактов (n1 = 3). В это время полученная разность сравнивается с числом 7 (n0 = 7). Если окажется, что разность больше числа 7 (в данном примере 20  7), то работа устройства возобновляется с исходного числа 0. Если данное условие не выполняется, то работа устройства может быть возобновлена либо внешним сигналом пуска,
либо вручную.
Заданием регламентируется напряжение питания (50,25) В, которое
является стандартным для цифровых ИС типов ТТЛ, ТТЛШ, КМОП. При
207
проектировании специальных блоков устройства необходимо проанализировать влияние на их параметры отклонений от номинала питающего напряжения.
Требование в части рабочего диапазона температуры среды является
основанием для правильного выбора элементной базы. Кроме того, от температуры зависят параметры элементов, температурный уход которых следует
принимать во внимание при анализе характеристик аппаратуры.
3.2 Рекомендации по выполнению
3.2.1 Анализ задания, выявление вариантов и обоснование структуры
Работа начинается с анализа технического задания и оценки уровня
развития техники в данной области. Прежде всего, необходимо ясно и отчетливо представить себе существо задания, определить численные значения заданных параметров проектируемого устройства, оценить объем работы и
наметить план ее выполнения.
Далее следует подобрать техническую и учебную литературу по тематике проекта, справочники по элементам. Подбор осуществляется по библиотечным каталогам с использованием универсального десятичного классификатора (УДК). В качестве литературных источников, описывающих достигнутый уровень техники, рекомендуется использовать периодическую техническую литературу и реферативную патентную информацию. Полезно воспользоваться для этого поисковыми системами сети INTERNET, доступной
из компьютерных классов вуза, а также размещенными в сети вуза электронным справочником по радиоэлементам и электронными учебными пособиями.
Поскольку заданное устройство относится к классу цифровых автоматов, то целесообразно сосредоточиться на подборе литературы и поиске аналогов в этой области. Результат синтеза устройства неоднозначен и зависит
как от компетенции и опыта проектировщика, так и от доступной ему информации. Кроме того, не последнюю роль играют его творческие способно208
сти, фантазия и интуиция. Поскольку студент не располагает обширным
опытом, то следует начать с просмотра известных ему учебных пособий, а
уже после этого обратиться к специальной литературе.
Проработка источников информации позволяет указать аналоги проектируемого устройства, предназначенные для решения сходных задач, и выявить возможные варианты его исполнения. Для определения ближайшего
аналога (прототипа) устройства необходимо выполнить сравнительный анализ структур и основных свойств аналогов. Прототипом признается аналог,
наилучшим образом отвечающий требованиям задания по совокупности технических характеристик. Если не удается найти прототип с полной совокупностью признаков, отвечающих заданию, то прототипом ядра проектируемого устройства может служить общая структура цифрового автомата в составе
генератора тактовых импульсов, комбинационной схемы и регистра. К этому
ядру могут быть добавлены необходимые блоки для реализации функций по
назначению. Построив структурную схему, следует в общих чертах пояснить
порядок ее работы.
3.2.2 Синтез функциональной схемы
Задача синтеза функциональной схемы устройства также не имеет однозначного решения. Поэтому в процессе синтеза обычно формулируют некоторые критерии оптимизации, дающие основания для сравнения и выбора
наилучшего варианта воплощения устройства. Обычно критериями оптимизации выступают аппаратные затраты при технической реализации, энергопотребление, устойчивость к факторам внешней среды, надежность, стоимость и др. Поскольку особые условия эксплуатации в задании не оговорены,
то за основные критерии следует принять аппаратную сложность и энергопотребление.
Синтез схемы устройства выполняется по блокам структурной схемы.
Ряд блоков, таких как счетчики импульсов, регистры, компараторы и др. относятся к стандартным функциональным узлам и не требуют проработки ло209
гической структуры. Другие блоки, в частности ядро устройства, отвечающее
за выработку заданных двоичных слов, а также за проверку правильности
этих слов, подлежат синтезу.
Основным блоком является синхронный цифровой автомат, который по
тактам формирует на своих выходах двоичные числа в соответствии с заданием. Поскольку заранее нельзя определить оптимальное техническое решение, то целесообразно синтезировать и сравнить несколько вариантов его
функциональной схемы. Можно указать несколько очевидных путей построения автомата: на базе множества синхронных триггеров; на основе счетчика
импульсов с выходной комбинационной схемой; на основе параллельного регистра с входной комбинационной логикой. Каждый из упомянутых путей
также предполагает различные подходы в части применения типовых комбинационных и последовательностных узлов. В любом случае целью синтеза
является создание комбинационной части устройства с минимальными затратами логических элементов. Процедура синтеза заключается, как правило, в
формальном описании блока с использованием таблицы истинности, в последующей записи функций выходов в форме МДНФ с использованием одного из методов минимизации, и в реализации функций на уровне функциональной схемы в выбранном логическом базисе.
Примером построения генератора слов на основе счетчика импульсов
может служить устройство, синтезированное в процессе выполнения лабораторной работы 2.8 «Исследование генератора двоичных слов». Возможные
модификации этой схемы базируются на применении типовых комбинационных узлов средней интеграции: мультиплексоров, дешифраторов, ПЗУ, ПЛМ
и др. Рассмотрение модификаций помогает составить базу сравнения и оптимизировать структуру устройства. Рассмотрим несколько вариантов реализации комбинационной схемы для упомянутого варианта, созданного в рамках
лабораторной работы 2.8.
210
Количество мультиплексоров в комбинационной схеме должно быть
равным количеству выходных функций – числу разрядов выходных слов, которое в нашем примере равно пяти. Каждый мультиплексор должен иметь по
4 адресных входа (по числу аргументов) и, соответственно, по 16 информационных входов, которые подключаются к шинам логических 0 или 1 согласно таблице истинности. Можно, однако, упростить устройство, используя мультиплексоры меньшей разрядности, а именно мультиплексоры с
меньшим на единицу числом адресных входов. При этом аргументы Q3, Q2,
Q1 определяют адрес одновременно всех мультиплексоров, они не меняются
для пары смежных строк таблицы истинности. В каждой паре строк определяется отношение каждой выходной функции Х4 ... Х0 к оставшемуся аргументу Q0 (см. табл.3.1).
Таблица 3.1
Аргументы
Функции
Q3 Q2 Q1 Q0 X4
X4/ Q0
X3
X3/ Q0
X2
X2/ Q0
X1
X1/ Q0
X0
X0/ Q0
0
0
0
0
0
X4=0
0
X3=0
0
X2=0
0
X1=0
0
X 0  Q0
0
0
0
1
0
0
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
0
1
1
1
0
1
0
0
0
0
0
X4=0
1
0
X 3  Q0
0
X4=1
1
0
X3=1
0
0
X 3  Q0
1
X 2  Q0
1
X1=1
0
X2=1
0
X3=0
0
X0=0
0
X0=0
0
X 1  Q0
1
X2=1
0
0
0
1
X3=0
1
1
1
1
1
X4=0
X 2  Q0
1
1
X 4  Q0
0
0
1
X0=1
1
X1=0
0
X3=0
По табл.3.1 выполняется подключение информационных входов мультиплексоров с порядковыми номерами, соответствующими данному адресу, к
одной из четырех шин: 0, 1, Q0 , Q 0 (рис.3.1).
Вариант схемы на основе дешифратора показан на рис.3.2. Данный вариант не предполагает предварительной минимизации функций и реализует
их в форме СДНФ. В дешифраторе любой комбинации входных аргументов
211
X4
«0»
1
«1»
2
Q0
1
1
3 2
4
1
1
4
0 MX
1
2
3
4
5
6
7
А0
А1
А2
X3
1
4
2
3
1
0 MX
1
2
3
4
5
6
7
X2
1
3
3
2
2
А0
А1
А2
0 MX
1
2
3
4
5
6
7
X1
1
2
1
3
1
А0
А1
А2
X0
3
1
1
2
1
0 MX
1
2
3
4
5
6
7
0 MX
1
2
3
4
5
6
7
А0
А1
А2
А0
А1
А2
Q1
Q2
Q3
Рисунок 3.1 – Вариант комбинационной схемы на основе мультиплексоров
соответствует возбуждение одного выхода - появление на нем логической
«1». Функции образуются соответствующими элементами ИЛИ, которые собирают «1» с нужных выходов дешифратора, что дает:
X 4  Q 3Q2 Q1 Q 0  Q 3Q2 Q1Q0  Q 3 Q2 Q1 Q 0 ,
X 3  Q 3 Q 2 Q1 Q 0  Q 3Q2 Q1 Q 0  Q 3 Q2 Q 1Q0  Q 3Q2 Q1Q0 ,
X 2  Q 3 Q 2 Q1Q0  Q 3 Q2 Q 1Q0  Q 3 Q2 Q1 Q 0  Q 3Q2 Q1Q0  Q3 Q 2 Q 1 Q 0 ,
(2)
X 1  Q 3 Q 2 Q1 Q 0  Q 3 Q 2 Q1Q0  Q 3Q2 Q1Q0 ,
X 0  Q 3 Q 2 Q 1Q0  Q 3Q2 Q1 Q 0  Q 3Q2 Q1Q0 .
Комбинационная схема на основе
DC
постоянного запоминающего устройства
(ПЗУ) имеет, по существу, ту же логическую структуру, что и схема, изображенная на рис.3.2, поскольку ПЗУ
включает полный дешифратор и коммутируемую матрицу элементов ИЛИ. Отличие состоит в том, что каждый элемент ИЛИ имеет столько входов, сколько выходов у дешифратора, а программирование заключается в прожигании
Q0
Q1
Q2
Q3
0
1
2
3
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
4
5
6
1
2
4
5
7
1
3
5
6
7
8
1
2
3
7
1
1
6
7
1
X4
X3
X2
X1
X0
Рисунок 3.2 – Вариант функциональной
схемы на основе дешифратора
ненужных связей (плавких перемычек внутри ПЗУ). Задача состоит в подборе нужной ИС ПЗУ.
212
Аналогично схема строится и на базе программируемой логической
матрицы (ПЛМ). В отличие от варианта на ПЗУ здесь возможна предварительная минимизация функций выходов. Дешифратором служит программируемая матрица элементов И, которая имеет столько выходов, сколько требуется конъюнкций. Подбор подходящей ИС ПЛМ производится с учетом числа ее входов, выходов и термов (количества возможных конъюнкций).
Другим распространенным способом построения цифрового автомата
является способ формального синтеза на основе отдельных триггеров, как
правило синхронного типа JK или D. Для проведения такого синтеза удобно
использовать промежуточную таблицу переходов триггеров, в которой указаны состояния
информационных входов, необходимые для
осуществления перехода в момент синхронизации (табл.3.2).
Таблица 3.2
QnQn+1
00
01
10
11
J
0
1
х
х
K
х
х
1
0
D
0
1
0
1
Структура автомата на основе JK-триггеров, представленная на рис.3.3,
отличается от общей структуры цифрового автомата отсутствием информационных входов, поскольку его функцией является генерирование слов. Задача
синтеза состоит в определении опти-
J
C
мальной логической структуры комби-
J
C
ет за подготовку совокупности логиче-
K
J
КС
K
ходное слово в следующем такте. Син-
C
J
J
C
истинности (переключений) устройства,
возбуждения
триггеров
Х3
T
Х2
T
Х1
T
Х0
K
тез выполняется с составления таблицы
функций
T
C
кущем такте, которая определяет вы-
которая дополняется столбцами для
Х4
K
национной схемы (КС), которая отвечаских состояний входов триггеров в те-
T
K
С
Рисунок 3.3. – Генератор слов на
основе JK-триггеров
213
(табл.3.3). Далее в обычном порядке проводится минимизация функций возбуждения, например при числе аргументов не более шести минимизацию рекомендуется выполнять графическим способом карт Карно. На рис.3.4 для
примера показана процедура минимизации функции J4 на карте для пяти аргументов. После записи алгебраических выражений всех функций J4...J0,
K4...K0 составляется функциональная схема КС, что завершает процедуру
синтеза.
Таблица 3.3
Выходы триггеров
Информационные входы триггеров
Х4
Х3
Х2
Х1
Х0
J4
K4
J3
K3
J2
K2
J1
K1
J0
K0
0
0
0
0
0
0
х
0
х
0
х
0
х
1
х
0
0
0
0
1
0
х
1
х
0
х
1
х
х
1
0
1
0
1
0
0
х
х
1
1
х
х
0
0
х
0
0
1
1
0
1
х
1
х
х
1
х
1
0
х
1
1
0
0
0
х
0
х
0
1
х
0
х
0
х
1
1
1
0
0
х
0
х
1
х
0
0
х
1
х
1
0
1
0
1
х
1
1
х
х
0
1
х
х
0
0
1
1
1
1
0
х
х
1
х
0
х
1
х
1
0
0
1
0
0
0
х
0
х
х
1
х
0
х
0
Совершенно так же может быть
синтезирована функциональная схема
устройства на основе D-триггеров. Возможные варианты реализации КС базируются на применении стандартных
комбинационных узлов средней интеграции.
Х2Х1Х0
Х4Х3
000 001 011 010 110 111 101 100
00
0 0
11
1
0
01
0
0
х
х
х
10
J 4  X 3 X1
Рисунок 3.4 - Минимизация и алгебраическая запись функции J4
Заметим, что КС, синтезированная для автомата на основе D-триггеров,
пригодна и для варианта автомата на основе многоразрядного параллельного
регистра. Сдвигающий регистр применяется только в том случае, если каждая следующая выходная комбинация автомата может быть получена путем
сдвига предшествующей в разрядной сетке.
214
Механизм синтеза функциональной схемы детектора сбоя (ДС), как
впрочем и любого другого комбинационного узла проектируемого устройства, не отличается от рассмотренного. В каждом случае процедура синтеза
включает этапы:
* составление по словесному описанию функции таблицы истинности.
Например, в таблице истинности ДС функция должна быть истинной на незапланированных комбинациях аргументов;
* запись функции в виде алгебраического выражения, как правило,
после минимизации. Процедура минимизация не используется в случаях построения узла на дешифраторе или ПЗУ;
* преобразование функции в необходимых случаях к нужному логическому базису. Преобразование осуществляется по правилам де Моргана;
* изображение функциональной схемы на логических элементах,
обычно в базисе операций И, ИЛИ, НЕ;
* оптимизация схемы путем сравнительного анализа вариантов ее исполнения по критерию аппаратных затрат. Критерием сравнения на данном
этапе, когда еще нет данных по электрическим характеристикам и потребляемой мощности компонентов, служит функциональная сложность, которая
может быть оценена количеством необходимых условных корпусов ИС средней интеграции. При оценке следует исходить из ориентировочного количества элементов в одном корпусе: шести инверторов, четырех двухвходовых
логических вентилей, трех трехвходовых вентилей, 2 четырехвходовых вентилей, 1 восьмивходового вентиля, 2 триггера, одного четырехразрядного
сумматора, счетчика импульсов или регистра, одного ПЗУ или ПЛМ. Сравнение упрощается, если данные о вариантах собрать в одну таблицу.
3.2.3 Выбор элементной базы
Выбор элементной базы является определяющим этапом проектирования, поскольку функциональные возможности, быстродействие, конструктивное исполнение, энергопотребление и стоимость компонентов отражают215
ся на технико-экономических показателях устройства. В табл.3.4 приведены
для сравнения типовые электрические характеристики ИС общего назначения со средней степенью интеграции (ТТЛ – транзисторно-транзисторная логика, ТТЛШ – транзисторно-транзисторная логика с диодами Шотки, ЭСЛ –
эмиттерно-связанная логика, КМОП – логика на комплементарных МОПтранзисторах, ПТШ -
логика на арсенид-галлиевых полевых транзисторах с
затвором Шотки). В таблице приняты обозначения:
UCC
– номинальное напряжение питания;
PCC/ЛЭ
– мощность потребления типового логического вентиля;
tPav
– среднее время задержки распространения;
PCC tPav
– работа переключения;
Fmax
– максимальная частота переключения счетного триггера.
Таблица 3.4
Техно-
Схемо-
логия
техника
Бипо-
ТТЛ
К155, К133
лярная
ТТЛШ
ЭСЛ
Серия
Электрические параметры
Зарубежный
PCC tPav Fmax
пДж
МГц
UCC
В
PCC/ЛЭ
мВт
tPav
нс
аналог
5
10
10
100
35
SN74
КР531
19
3
57
125
SN54S/74S
КР1531
4
2
8
130
74F (FAST)
К555
2
9,5
19
45
SN54LS/74LS
КР1533
1
4
4
100
SN54ALS/74A
LS
К500
-5,2
25
2
50
125
MC10000
К1500
-4,5
40
0,75
30
300
F100K
К561
3…15
0,0025
45
0,1
10
CD4000A
поляр-
К176
5…10
на
10
0,025
30
54HC
ная
КР1561
3…18
1 МГц
3,5
0,008
125
74AC (FACT)
К6500
4, -2,45
3…6
0,1
0,3…0,6
1000
10G000
Уни-
КМОП
ПТШ
В соответствии с заданием тактовая частота проектируемого устройства не превышает f T  102 n  2 n   10(2 9  2 9 )  10240 кГц , в таком частотном
1
0
диапазоне могут работать практически все перечисленные в табл.3.4 системы
элементов. С учетом заданного питающего напряжения 5В следует, видимо,
216
ориентироваться на элементы ТТЛ, ТТЛШ, КМОП. При сравнении и выборе
конкретных элементов следует принимать во внимание их функциональные
возможности и совокупности технических и эксплуатационных характеристик. Например, если тактовая частота устройства не превышает 1 МГц, то
применение элементов ТТЛ не оправдано ввиду их значительного энергопотребления. Однако, если среди элементов КМОП нет элементов необходимого функционального назначения, то допустимо использование ТТЛ-вентилей
при условии, что не существует ограничения потребляемой мощности по заданию.
При использовании разнородной элементной базы (микросхем различных серий, дискретных узлов) следует внимательно проанализировать условия их сопряжения по электрическим и временным параметрам, а также
нагрузочную способность, и предусмотреть элементы согласования. Рекомендации по выбору элементов специальных (не логических) узлов даны ниже.
3.2.4 Разработка времязадающих и согласующих узлов
Времязадающие и согласующие узлы относятся к специальным узлам
вычислительного устройства и предназначены для задания тактовой частоты
синхронного устройства, временной задержки логических сигналов, сопряжения разнородных элементов по временным параметрам, рабочим уровням
напряжения и нагрузочной способности. Специальные узлы сочетают признаки аналоговых и цифровых узлов и требуют расчета внешних элементов,
задающих режимы их работы.
К автогенераторам цифровых устройств предъявляются обычно требования в части уровней выходного напряжения, номиналу и стабильности частоты, длительности импульсов. Многие серии ИС располагают специализированными генераторами, в ряде случаев для построения автогенератора допустимо применение логических ИС общего назначения. Автогенераторы в
дискретном исполнении применяются, как правило, при наличии особых
217
требований к стабильности частоты, форме сигналов, стойкости к воздействию факторов внешней среды.
Известно множество схемных решений генераторов, наиболее широкое
распространение на практике получили релаксационные генераторы с единственной времязадающей RC-цепью. Специализированные ИС автогенераторов строятся по схеме мультивибратора с эмиттерной связью. В серии К531
ТТЛШ таким генератором является ИС К531ГГ1 (рис.3.5а). Частота генерирования определяется емкостью конденсатора С, которая при управляющих
напряжениях U1 = U2 = 5В равна
F0 [ МГц ]  450 / C [ пФ ] .
Изменением напряжения U1 осуществляется при необходимости электронная
перестройка частоты генератора, напряжение U2 задает диапазон перестройки (рис.3.5б). На рис.3.5в приведена экспериментальная зависимость отклонения частоты от номинала при изменении температуры окружающей среды.
Кварцевая стабилизация частоты с общим ее отклонением от номинала не
более 0,01% в диапазоне рабочих температур от –10 до +70ОС и нестабильности питающего напряжения 5% достигается заменой конденсатора С
кварцевым резонатором. ИС применяется для генерирования ТТЛ импульсов
с частотой до 50 МГц.
F,%
F/F0
U1
U2
“1”
2
3
6
1
14
11
U1
U2
G
Q
G
4
C
5
C
10
Q
R
U1
U2
R
7
12
C
C 13
8,9 - “земля”, 15,16 - 5В
C
U2=1В
6
0,8 2В
0,7
0,6
0,5
0,4 3В
0,3 4В
0,2
0,1
4
2
0
-10 -2 0
10 20 30 40 50 60
t,oC
-4
5В
-6
-8
-10
0
а)
8
1
2
3
б)
4
U1,В
в)
Рисунок 3.5 – ИС генератора К531ГГ1: а - условное обозначение и схема подключения,
б - модуляционные характеристики, в - температурная нестабильность
218
На рис.3.6 представлен вариант распространенной схемы ТТЛ автогенератора на логических вентилях. В этой схеме инвертор D1 служит компаратором с порогом переключения порядка 1,4В, а вентиль И-НЕ D2 обеспе-
C
чивает общую положительную обратную связь в устройстве через конден-
R
сатор С, попутно решая задачу запуска
D1
D2
D3
&
1
1
и останова генерирования сигналом
«Разрешение». Генератор вырабатыва-
Выход
Разрешение
ет импульсы с уровнями ТТЛ типа
Рисунок 3.6 – Генератор ТТЛ на логических элементах
«меандр» с равными длительностями
полуволн и частотой
F0  1 / 1,6 RC ,
причем сопротивление резистора R должно удовлетворять двум условиям:
R  U OH  U TH  / I OH ,
R  U TH  U OL  / I OL ,
где: UOH – выходное напряжение
высокого уровня;
UTH – порог переключения;
IOH – выходной ток высокого уровня;
IОL – выходной ток низкого уровня.
На практике в зависимости от используемых ИС сопротивление R выбирают
в пределах 200…400 Ом.
Простой и надежный автогенератор ТТЛ и КМОП импульсов можно
построить на ИС триггера Шмитта, обладающего гистерезисной передаточной характеристикой. К ним относятся, например, ИС К555ТЛ2 в серии
ТТЛШ и ИС К561ТЛ1 в серии КМОП, которые характеризуются нижним и
верхним
порогами
переключения
при
питающем
напряжении
5В:
U HL.пор  1,1В;U LH .пор  2,0В для К555ТЛ2; U HL.пор  2,2В;U LH .пор  3,0В для К561ТЛ1.
219
Uс
R
U LH .пор
D1
D2
U HL .пор
0
С
U вых
t
t

и
t и
0
t
а)
б)
Рисунок 3.7 –. Генератор импульсов на основе триггера Шмитта:
а – схема, б – временные диаграммы напряжений
Схема генератора и поясняющие ее работу временные диаграммы
представлены на рис.3.7. После включения питания схема приходит в рабочее состояние, когда напряжение на конденсаторе С периодически изменяется между двумя порогами с частотой

U LH .пор  U OL U OH  U HL.пор   .
F0  1 tи  tи   1 t PLH  t PHL  RC ln
U LH .пор  U HL.пор U OH  LH .пор 

Работоспособность генератора на ИС К555ТЛ2 предполагает выполнение
условия
R  U LH .пор  U OL  / I IL ,
где IIL – входной ток низкого уровня, предполагающего выбор сопротивления
резистора R не более 1,5 кОм. В схеме генератора на ИС К561ТЛ1 ограничений на сопротивление резистора нет. Второй инвертор D2 в схеме (рис.3.7а)
выполняет функцию буфера для исключения влияния нагрузки на частоту генерируемых импульсов.
R2
E
R1
6
Для генерирования импульсов ста-
2
бильной низкой частоты (до 50 кГц), сопрягающихся по уровням как с ТТЛ, так и с
8
1
C
+U G
Q 3
Выход
T1
T2
0V
K
7
КМОП микросхемами, применяют также
интегральный таймер К1006ВИ1 (рис.3.8),
Рисунок 3.8 – Генератор импульсов
на интегральном таймере
220
включающий триггер Шмитта с прецизионными порогами и разрядный
ключ. Функционально схема совпадает с ранее рассмотренной, а частота импульсов определяется параметрами внешней времязадающей цепи R1, R2, C:
F0 
1
1,44
.

2 R1  R2 C ln 2 2 R1  R2 C
Временная задержка логических сигналов также может осуществляться
с помощью логических элементов и RC-цепей, однако на практике чаще
применяются специальные ИС одновибраторов, длительность импульса которых определяет время задержки рабочего фронта входного импульса. Примером такого устройства является ИС сдвоенного одновибратора К555АГ3,
способного работать в режиме повторного запуска. Такой режим удобен, в
частности для частотной дискриминации сигналов, когда уровень выходного
напряжения указывает на присутствие импульсов заданной частоты. Схема
включения одновибратора показана на рис.3.9а, длительность его выходных
импульсов определяется параметрами внешних элементов R и C. Выходные
импульсы длительностью tи формируются по каждому запускающему входному сигналу, если их мгновенный период Т больше tи. Если указанное условие не выполняется и Т меньше tи, то выходные импульсы «перекрываются»
во времени и на выходе формируется высокий уровень напряжения
(рис.3.9б).
8
Bход
A
6 B
2
Bыход
Q 13
Q 4
S
tи
14
R
T< tи
tи
15
C
1
E
Bход
Bыход
R
а)
б)
Рисунок 3.9 – Одновибратор К555АГ3 (а) и принцип повторного запуска (б)
Длительность tи одновибратора можно рассматривать как задержку значащего момента (фронта) входного сигнала. Плавная регулировка длительности
221
достигается установкой последовательно с резистором R дополнительного
переменного резистора.
Поскольку запуск одновибратора осуществляется фронтом сигнала, то
он может также формировать одиночный импульс для приведения устройства в исходное состояние при включении питания (рис.3.10а) или при запуске устройства от механического переключателя. (рис.3.10б). Длительность
E
R
E
R
S
C
а)
б)
Рисунок 3.10 – Формирование одиночного импульса:
а – при включении питания, б – при запуске кнопкой
импульса одновибратора выбирается заведомо больше периода возможного
дребезга контактов переключателя.
Сопряжение ИС различных серий выполняется специальными микросхемами преобразователей уровней. Как правило, такие элементы служат для
согласования ИС данной серии с ИС ТТЛ. Например, согласование уровней
КМОП с ТТЛ осуществляют шестиканальные преобразователи К561ПУ4
(КМОПТТЛ) и К561ПУ8 (ТТЛ 
КМОП). Для той же цели применяют
микросхемы триггеров Шмитта, кото-
E
R1
R2
S
С
рые благодаря гистерезису в передаточной характеристике не реагируют на
предварительно отфильтрованный дре-
Рисунок 3.11 – Применение триггера
Шмитта для снятия дребезга
безг механических контактов (рис.3.11).
222
3.2.5 Обоснование технических решений и описание
принципиальной схемы
Разработка электрической принципиальной схемы (Э3) является основным этапом проектирования устройства, который определяет конкретные его
характеристики и предполагает:
- переход от функциональной схемы к исчерпывающей схеме соединений конкретных электрорадиоэлементов с их конкретными выводами. При
этом следует использовать элементы по возможности полно как по функциональным возможностям, так и по рассеиваемой мощности. Так, например, если корпус ИС конкретного типа включает несколько одинаковых вентилей,
то нецелесообразно включать в схему другую ИС того же типа, когда остаются неиспользованными вентили первой ИС. Резисторы и конденсаторы
следует применять с обоснованной мощностью рассеяния и допустимым рабочим напряжением, поскольку повышенные мощность и напряжение этих
элементов означают их увеличенные габариты и стоимость. То же относится
к полупроводниковым приборам, для которых обоснованный выбор быстродействия и предельных параметров эксплуатации позволяет оптимизировать
габаритные и экономические показатели устройства в целом. С учетом выбранного элементного базиса и конкретных режимов элементов допускается
определенная модификация функциональных решений;
- обеспечение совместной работы отдельных элементов и узлов
устройства, в частности фильтрация цепей питания;
- выбор средств контактирования проектируемого устройства с внешними устройствами. Обычно предполагается, что конструктивно устройство
исполняется в виде печатной платы, которая может соединяться с шинами
питания и сигнальными цепями посредством разъема;
- применение схемных средств повышения помехоустойчивости, к которым относятся, в частности, ориентация незадействованных входов ИС на
цепь питания или общую шину, использование экранированных кабельных
223
соединений для передачи высокочастотных сигналов, согласование линий
связи и пр.;
- определение электрических и временных характеристик устройства,
оценка основных эксплуатационных показателей – быстродействия, потребляемой мощности и надежности.
Для перехода от функциональной схемы к принципиальной схеме
прежде всего необходимо из ранее выбранного элементного базиса по справочникам подобрать микросхемы, которые по своим возможностям отвечают
функциональному назначению. Обычно имеется альтернатива выбора микросхемы. Например, среди множества JK-триггеров ТТЛ (К155ТВ1, К555ТВ6,
К531ТВ9, К531ТВ10 и др.) одни имеют дополнительные входы асинхронного
сброса, другие снабжены входной логикой, третьи отличаются меньшими
функциональными возможностями, но располагаются по паре в одном корпусе и, следовательно, их применение позволит сократить аппаратные затраты. На данном этапе руководствуются также соображениями снижения потребляемой элементами мощности.
Идея применения конденсаторов развязки для уменьшения импульсных
помех заключается в уменьшении эквивалентной паразитной индуктивности
шин питания (5В) и «земли» (0В) путем создания индивидуального источника энергии для обеспечения тока потребления в момент переключения микросхем. Обычно применяют индивидуальные конденсаторы развязки керамического типа для устранения помех из-за «быстрых» бросков тока в цепи
питания, которые устанавливаются рядом с каждой микросхемой, а также
групповые конденсаторы развязки электролитического типа для исключения
«медленных» колебаний питающего напряжения. Емкость конденсатора индивидуальной развязки выбирают из условия
Cир  I ипt нар /( 2U пом.доп ) ,
где:
I ип - максимальное значение переменной составляющей тока потреб-
ления;
224
t нар
- длительность импульса тока;
U пом.доп - допустимое значение импульсной помехи.
В качестве I ип берут, как правило, 1/3 от значения тока короткого замыкания I кз по выходу микросхемы, который для микросхем серии К555
можно найти как
I кз  ( E  U кэ ) / Rогр  ( 5  0,3 ) / 200  23,5 10 3 А ,
где: Е = 5 В – напряжение питания;
U кэ  0,3B - напряжение коллектор-эмиттер выходного насыщенного
транзистора в микросхеме;
Rогр  200 Ом - сопротивление токоограничительного резистора в мик-
росхеме.
Тогда из приведенного выше выражения следует:
1
Cир  I ипt нар /( 2U пом.доп )  23,5 10 3  5 10 9 /( 2  0,4 )  147 10 12 Ф .
3
Конденсаторы индивидуальной развязки выбирают керамического типа с малой индуктивностью выводов (КМ, К10-17), а их номинал – в пределах
(0,01…0,047) мкФ.
Емкость конденсатора групповой развязки выбирается из условия
C р  4Lш / Rш2 ,
где Lш и Rш – соответственно индуктивность и сопротивление шины питания.
Так как конструкция устройства в рамках курсового проекта не разрабатывается, то указанные параметры не могут быть определены точно. По этой причине емкость Cр можно выбрать в пределах (1…10) мкФ, как это обычно и
принимается в практических устройствах на двухслойных печатных платах.
Элементы проектируемого устройства предполагается располагать на
двухслойной печатной плате, которая может подключаться к цепям питания
и сигнальным шинам с помощью разъема, либо методом пайки. Практически
целесообразно использовать разъемное соединение, которое допускает быст-
225
рую установку и выемку устройства для его проверки и ремонта. Возможны
два варианта исполнения разъемного соединения. По первому варианту ламели многовыводной вилки разъема изготавливаются печатным способом с
одной стороны печатной платы, которая вставляется в розетку соединителя.
В альтернативном решении вилка может представлять собой самостоятельное изделие, например крепящуюся на плате вилку прямоугольного соединителя типа СНП, и является покупным элементом устройства. В этом случае
для него вводится позиционное обозначение (например Х1) и отводится
строка в перечне элементов. Пример условного графического обозначения
вилки приведен в приложении.
Описание разработанной принципиальной схемы приводится в соответствующем разделе пояснительной записки и состоит из описания схемы в
статическом состоянии и из пояснения принципа ее действия в рабочих условиях. Изложение данного раздела должно быть достаточно подробным для
того, чтобы специалист мог, не привлекая дополнительных источников информации, разобраться в особенностях функционирования устройства.
При описании схемы следует сначала рассмотреть состав входящих в
Э3 функциональных узлов с использованием ссылок на позиционные обозначения элементов Э3, а затем пояснить назначение связей между ними. Если
узел выполнен по оригинальной схеме, то необходимо обосновать принятое
техническое решение с приведением аналитических соотношений и ссылок
на использованные литературные источники. В данном разделе уместно привести необходимые расчеты электрических режимов схем на дискретных
элементах (если таковые понадобились) и номиналов пассивных компонентов.
Описание принципа действия устройства включает рассмотрение его
рабочих режимов, которые в общем случае задаются комбинацией управляющих сигналов и внутренним состоянием самого устройства. При этом рассматривается порядок прохождения информационных входных сигналов по
226
цепям их распространения, и указываются причинно-следственные связи, которые обусловливают поведение устройства.
Как правило, описание цифрового устройства сопровождается иллюстрирующими временными диаграммами сигналов. Количество приводимых
диаграмм выбирается разработчиком, изображаются формы сигналов в порядке их возникновения во времени для характерных точек схемы с учетом
причинно-следственных связей. Цифровые сигналы потенциальной логики
изображаются по двум уровням условных «1» и «0», причем, если специально не оговорено, диаграммы соответствуют соглашению положительной логики. Длительности фронтов и абсолютные значения задержек распространения сигналов допускается на диаграммах не отражать, если такое допущение
не искажает существа описываемых процессов. Если задержка сигнала важна, то ее показывают как визуально ощутимое смещение сигнала по оси времени. На диаграммах должны найти отражение все режимы работы устройства, в том числе режим, характеризующийся максимальной длительностью
переходного процесса установления нового состояния. Особого внимания заслуживают режимы, в которых включаются обратные связи. Например, такой
режим в проектируемом устройстве возникает после обнаружения незапланированной кодовой комбинации на выходе, после чего устройство автоматически блокирует дальнейшую выработку кодов. В данном режиме необходимо обеспечить условие завершения переходного процесса за время, не превышающее тактового периода.
Временные диаграммы, относящиеся к одному описываемому режиму,
располагают на одном рисунке и размещают друг под другом в порядке их
упоминания в тексте. Рекомендуется использовать обозначения диаграмм согласующиеся с обозначениями элементов на принципиальной схеме, например D2.3 – выход третьего однотипного элемента из микросхемы D2. Можно
также для удобства описания обозначить линии связи на схеме и временные
диаграммы сигналов в этих линиях одними и теми же буквами. В примере,
227
показанном на рис.3.12, причинно-следственные
D1.1
связи
между сигналами отражены
стрелками, а условие возник-
3
D5
1
4
новения следствия, к которому
направлена
стрелка,
2
D3.3
t
t
обозначено кружочком. Так
стрелка 1 показывает, что
положительный переход сиг-
t
Рисунок 3.12 –. Пример временной диаграммы
нала на выходе элемента
D1.1 обусловил переключение элемента D3.3, которое, в свою очередь вызвало переход из «0» в «1» элемента D5 (стрелка 2). Стрелка 3 отображает тот
факт, что отрицательный переход сигнала на выходе D1.1 приводит к положительному переходу выходного сигнала D3.3 при условии, что в этот момент на выходе D5 присутствует высокий уровень напряжения.
3.2.6 Поверочные расчеты
Поверочные расчеты выполняются для определения технических характеристик и рабочих режимов устройства в заданных условиях эксплуатации. К таким расчетам относятся, в частности, расчет длительности переходного процесса установления в критическом режиме работы, расчет потребляемой мощности, оценка показателей надежности.
Критический режим работы устанавливается в результате анализа схемы с применением временных диаграмм. Поскольку общее время распространения сигналов от входов к выходам в общем случае может не влиять на
работоспособность устройства, то опасный режим обычно возникает при
возвращении сигнала по цепи обратной связи в результате выявления некоторого критерия функционирования. Если до момента появления сигнала обратной связи с генератора тактовых импульсов успел поступить следующий
тактовый импульс, то устройство в целом может оказаться в неопределенном
228
состоянии. Неопределенное состояние характеризуется, в частности, возникновением паразитной генерации в замкнутом по цепи обратной связи устройстве. Именно для такого чреватого неопределенностью режима и рассчитывается продолжительность переходного процесса. С этой целью по справочникам находятся значения времен задержки распространения сигналов в различных элементах. Следует помнить, что указанные задержки могут быть
разными для разных входов и выходов элемента, а также различаться для переходов элемента от низкого уровня к высокому и обратно. Иногда при расчете длинной цепи распространения имеет смысл принимать во внимание
только среднее время задержки распространения. Если результат расчета получается отрицательным, то либо корректируется элементная база устройства
путем выбора более быстродействующих элементов, либо по согласованию с
преподавателем корректируется заданное значение тактовой частоты.
Расчет мощности потребления выполняется путем суммирования мощностей отдельных микросхем и узлов в дискретном исполнении, если такие
узлы имеются в схеме. Поскольку значения потребляемой мощности могут
различаться для двух состояний цифрового элемента, то обычно в расчет
принимается среднее арифметическое значение мощности. Если потребляемая мощность зависит от частоты переключения элемента, то мощность элемента берут для заданной тактовой частоты. К таким элементам с выраженной частотной зависимостью мощности относятся элементы КМОП, у которых
PCC  CH E 2 F ,
где: CH - общая емкость нагрузки, включающая суммарную входную емкость
элементов нагрузки, емкость монтажа и собственную выходную емкость
данного элемента; Е – напряжение питания; F– частота. Если в справочнике
на ИС для определенной нагрузки и частоты F0 дается мощность потребления PCC(F0), то мощность на рабочей частоте F составит
PCC ( F )  PCC ( F0 )  ( F1 / F0 ).
229
Основой для расчета показателей надежности служат справочные данные по интенсивности отказов  каждого входящего в устройство элемента.
Интенсивность отказов находят опытным путем. Для этого ставят на испытания партию из N элементов данного типа, испытания проводятся под нагрузкой в течение времени Т. Если за это время n элементов потеряли работоспособность, то интенсивность отказов определяется как
  n ( NT )
с единицей размерности 1/ч. Для современных ИС значение  располагается
в пределах от 10-7 до 10-9 1/ч. При оценке надежности предполагается, что отказ одного элемента приводит к отказу всего устройства. Надежность характеризуют следующими показателями:
1) вероятность безотказной работы в течение времени t0, которая определяется выражением
P( t0 )  e
 ОБЩ t 0
,
где
m
ОБЩ   k i i ,
i 1
а i – справочное значение интенсивности отказов элементов i-го типа, ki –
количество элементов i-го типа, m – общее количество типономиналов элементов в схеме;
2) вероятность отказа в течение времени t0
Q( t 0 )  1 P( t 0 ) ;
3) наработка на отказ или среднее время безотказной работы – средняя
продолжительность работы устройства между двумя отказами
T0  1 / ОБЩ ;
4) коэффициент готовности КГ – вероятность того, что устройство окажется работоспособным в произвольно выбранный момент времени
КГ 
Т0
,
Т0  ТР
230
где ТР – продолжительность ремонта (восстановления) устройства, которое
для проектируемого простого устройства может быть принято от 0,3 до 1 ч.
3.2.7 Экспериментальная часть
Эксперимент проводится для
подтверждения работоспособности
устройства, уточнения его технических характеристик и оценки степени соответствия заданию. Наряду с натурным макетированием и физическим измерением электрических параметров макета с помощью измерительных приборов в практике проектирования все более широкое распространение находит метод виртуального эксперимента путем моделирования схемы на компьютере. Во многих случаях, например в процессе разработки БИС, моделирование оказывается единственным способом достоверной верификации
схемы.
В рамках курсового проектирования эксперимент целесообразно осуществить с помощью учебной моделирующей программы Electronics Workbench, которая способна анализировать как цифровые, так и аналоговые схемы. Возможности программы позволяют исследовать сложные схемы. Однако время моделирования последовательностной схемы, включающей аналоговые узлы, может оказаться чрезмерным. Поэтому имеет смысл раздельное
исследование функциональных узлов: генератора, цифрового автомата – генератора слов, отдельных комбинационных схем. Такое разделение оправдано также тем, что при этом можно имитировать сбойные ситуации, которые в
полной модели устройства не возникают ввиду отсутствия дестабилизирующих воздействий.
Проверка цифровых узлов на уровне функциональной схемы выполняется с помощью логического анализатора (Logic Analyzer) и генератора
двоичных слов (Word Generator). Генератор слов
представляет собой 8-канальный задатчик последовательности двоичных символов (рис.3.13), коРисунок 3.13 – Генератор слов
231
торый работает циклически с длиной цикла 16 тактов. Возможны три режима
работы прибора, которые назначаются клавишей на его раскрытом изображении: STEP (пошаговый режим смены тактов); BURST (режим пачки); CYCLE (режим непрерывного генерирования). Двоичные значения слов печатаются в строках наборного поля на лицевой панели с помощью клавиатуры.
Выдача слов происходит построчно и сопровождается последовательностью
синхроимпульсов, генерируемых на зажиме CLK.
Логический анализатор подобен 8-канальному осциллографу, который
развертывает в функции времени восемь цифровых сигналов, снимаемых с
точек подключения входов прибора. Логической единице соответствует высокий уровень сигнала, абсолютные значения уровней и длительности фронтов сигналов не отображаются. Совместное использование логического анализатора и генератора слов подразумевает согласование скоростей их работы. Так, если генератор слов настроен на FREQUENCY = 1 kHz, то окно
TIME BASE анализатора необходимо установить в состояние 1 ms/div (1
мс/дел).
На рис.3.14а показана типовая схема контроля комбинационного узла,
имеющего шесть входов и один выход. Проверяемый узел для упрощения
схемы преобразован в подсхемой командой SUBCIRCUIT меню CIRCUIT. К
а)
б)
Рисунок 3.14 – Схема проверки комбинационного узла: а – схема подключения; б –
сигналограммы логического анализатора
входам анализатора подключены входы и выходы узла, а также тактовый
сигнал CLK, позволяющий разграничить во времени отдельные такты работы
232
узла. Результат анализа в виде распечатки экрана анализатора показан на
рис.3.14б.
При проверке последовательностного узла, например цифрового генератора кодовых слов, одним из входных либо единственным входным сигналом узла служит тактовый сигнал CLK. Проверка функционирования заключается в чтении логических состояний выходов, подключенных к зажимам
логического анализатора, в каждом такте сверху вниз в моменты, совпадающие со значащими переходами сигналов CLK (рис.3.15).
а)
б)
Рисунок 3.15 – Схема проверки последовательностного узла:
а – схема подключения; б – сигналограммы логического анализатора
Специальные узлы устройства исследуются на уровне принципиальной
схемы. Программа Electronics Workbench располагает моделями некоторых
времязадающих ИС: одновибратора (MONOSTABLE) и таймера (555), которые можно найти в разделе Hybrid магазина компонентов. Измерение характеристик одновибратора или генератора импульсов на этих элементах выполняется с помощью виртуального осциллографа в том же порядке, что и в
натурном эксперименте, и не представляет сложности.
Точное моделирование узлов на цифровых компонентах в нетипичных
для них аналоговых режимах требует их адекватных моделей именно для таких режимов. Модели составляются из имеющихся элементов программы, их
совокупность объединяется в подсхему под соответствующим обозначением.
В качестве примера рассмотрим порядок компьютерного исследования генератора на основе триггера Шмитта, моделью которого программа не распола233
гает. Триггер Шмитта выполнен в виде подсхемы на основе идеального усилителя с буферным повторителем, охваченного положительной обратной
связью через резистивный делитель напряжения, рассчитанный таким образом, чтобы получились нужные значения порогов переключения (рис.3.16а).
а)
в)
б)
Рисунок 3.16 – Пример моделирования генератора на основе триггера Шмитта:
а – подсхема триггера Шмитта, б – схема проверки генератора, в - осциллограммы
напряжений
3.3 Рекомендации по оформлению
3.3.1 Пояснительная записка
Пояснительная записка (ПЗ) является основным отчетным документом
по выполненной работе и представляет собой описание всех этапов работы в
объеме и с качеством изложения, достаточном для ясного и отчетливого уяснения ее существа специалистом в области электроники и вычислительной
техники.
Текст выполняется либо ручным, либо машинописным способом через
1,5 интервала. Допускается размещение текста на обеих сторонах листов с
обязательной их нумерацией. Номер страницы проставляются внизу с
наружной стороны листа, первой страницей считается титульный лист, второй – страница с содержанием документа, где указываются оглавления раз-
234
делов и подразделов с номерами их начальных страниц. Вторая страница
должна иметь рамку и основную надпись вида:
КП.220100.№вар.ПЗ
Изм Лист № докум.
Разраб.
Иванов
Пров.
Петров
Т.контр.
Н.контр.
Утв.
Подп.
Дата
Генератор последовательности
двоичных слов
Пояснительная записка
Лит.
Лист 2
Масса
Масшт.
Листов
ПГТА, группа 10В1
Сидоров
Отступы текста от краев листов при двухстороннем размещении текста
должны быть следующими: с внутренней стороны 25, с внешней стороны 10,
сверху 15 и снизу 20 мм. Лист задания располагается между 1 и 2 страницами
и не нумеруется. Рекомендуется следующее примерное оглавление разделов
ПЗ (не является обязательным):
ВВЕДЕНИЕ
1
АНАЛИЗ ЗАДАНИЯ, ВЫЯВЛЕНИЕ ВАРИАНТОВ И ОБОСНОВАНИЕ ВЫБОРА
СТРУКТУРЫ УСТРОЙСТВА
2
СИНТЕЗ ФУНКЦИОНАЛЬНОЙ СХЕМЫ
3
РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ СХЕМЫ
4
ЭКСПЕРИМЕНТАЛЬНОЕ ИССЛЕДОВАНИЕ
ЗАКЛЮЧЕНИЕ
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
ПРОЛОЖЕНИЯ
Во введении рассматривается достигнутый уровень техники в данной
области, роль микроэлектронной элементной базы в совершенствовании
средств вычислительной техники, дается краткая характеристика проектируемого устройства, указываются возможные области его применения, перечисляются основные этапы работы и разработанная техническая документация.
В разделе 1 анализируются и уточняются отдельные требования технического задания, рассматриваются возможные способы построения устрой235
ства на основании изучения литературных источников. Выявляются наиболее
близкие аналоги устройства, выполняется сравнительная оценка их технических характеристик и обосновывается выбор из их числа аналога, наиболее
близкого по сущности к проектируемому устройству (прототипа). Осуществление данного этапа работы базируется на подборе и тщательном изучении
специальной, в том числе патентной литературы и предполагает проявления
знаний и творческих способностей проектанта.
В разделе 2 синтезируются отдельные функциональные блоки устройства по возможности в таком логическом базисе, который предполагается
использовать. В данном разделе целесообразно привести порядок синтеза
цифрового генератора двоичных слов, детектора сбоев, описать состав не
подлежащих синтезу стандартных функциональных узлов (сумматор, компаратор и пр.). После этого имеет смысл составить полную функциональную
схему устройства и описать принцип ее работы. В тех случаях, когда рассматриваются альтернативные варианты исполнения блока, следует выбирать
оптимальный вариант его реализации путем сравнения вариантов по критериям аппаратурных затрат. Для отдельных фрагментов функциональной схемы уместно иллюстрировать описание временными диаграммами сигналов,
дающими исчерпывающее представление о режимах работы.
В разделе 3 последовательно излагаются процедуры проектирования
принципиальной схемы, начиная с выбора элементов и заканчивая расчетом
основных технических характеристик. Порядок проведения расчетов поясняется текстом с соблюдением пунктуации. Расчетные выражения сначала даются в символьном виде, затем подставляются численные значения символов
в основных физических единицах, результат вычисления записывается также
в основных единицах. При необходимости от основных единиц в полученном
результате переходят к производным, имея в виду значения приставок:
пико - 10-12;
кило - 103;
нано - 10-9;
мега - 106;
микро - 10-6;
гига - 109.
милли - 10-3;
236
При подстановке численных значений рекомендуется использовать
экспоненциальную форму записи чисел с показателями степени десятки,
кратными 3. Такая запись позволяет избежать арифметических ошибок.
Например, сопротивление 12 кОм следует подставлять в расчетную формулу
как 12103 Ом, а ток 0,0025 А записывать как 2,510-3 А. Основные единицы
электрических величин, применяемых в расчетах, приведены в табл.3.5.
Таблица 3.5
Величина
Обозначение
величины
Единица измерения
Обозначение
единицы
Электрический заряд
Q
Кулон
Кл
Сила тока
I
Ампер
А
Напряжение
U
Вольт
В
Сопротивление
R
Ом
Ом
Емкость
C
Фарада
Ф
Индуктивность
L
Генри
Г
Время
t
Секунда
с
Частота
F
Герц
Гц
Температура
T
Кельвин
К
Мощность
P
Ватт
Вт
Энергия (работа)
A
Джоуль
Дж
Примечание
I Q/t
t  RC  L / R
с-1
P  UI
A  Pt
При символьной записи расчетного выражения необходима четкая
графика строчных и прописных букву, верхних и нижних индексов, а также
математических знаков, например:
I 32 R3
15 10 3  110 103
F

 5,88  10 3 Гц
U 1U 2 R1  R2 C ln 2 2,35  0,5  1,8  10 3  560 2,2  10 9 ln 2
2
( 5,88 кГц ).
Если формулы упоминаются по тексту, в частности, когда полученные
по ним результаты используются при проведении дальнейших расчетов, то
их нумеруют цифрами в круглых скобках, а в тексте ссылаются на их номера:
«… как следует из (3.7), частота определяется …». Допускается или сквозная
нумерация формул в пределах всего документа – (1), (2), (3) и т.д., или нумерация внутри раздела – (3.1), (3.2) и т.д. То же касается и нумерации рисунков и таблиц.
237
Номиналы пассивных элементов – сопротивлений резисторов и емкостей конденсаторов должны соответствовать рядам разрешенных значений
Е6, …, Е192 (число означает количество номиналов между нормированными
значениями от 1 до 10). Наиболее часто в схемотехнике ЭВМ применяются
ряды Е24 с 5%-ным и Е12 с 10%-ным допускаемым отклонением параметра
от номинала. Нормированные значения номиналов по этим рядам указаны в
табл.3.6. Конкретные значения параметров образуются умножением нормированных значений на множитель вида 10 т , т.е. возможны номиналы 1,1
кОм, 150 Ом, 680 пФ и пр. Используемые в обоснованных случаях прецизионные элементы с допускаемыми отклонениями до 0,25% выбираются из
рядов Е96, Е192 по справочникам.
Таблица 3.6
Е24
Е12
Е24
Е12
Е24
Е12
Е24
Е12
1
1
1,8
1,8
3,3
3,3
5,6
5,6
1,1
1,2
2
1,2
1,3
1,5
1,6
2,2
3,6
2,2
2,4
1,5
2,7
3
3,9
6,2
3,9
4,3
2,7
4,7
5,1
6,8
6,8
7,5
4,7
8,2
7,5
9,1
Количество иллюстраций (рисунков) в ПЗ должно быть достаточным
для пояснения излагаемого материала. Можно располагать рисунок по тексту
с обтеканием текстом или без обтекания, либо на отдельной странице, следующей за страницей, где впервые упоминается данный рисунок. Каждый
рисунок должен иметь номер и наименование, располагаемые под рисунком
(по образцу настоящей методической разработки). На рисунках приводятся
схемы, расчетные графики, временные диаграммы, характеристики, зависимости и пр. Элементы электрических схем на рисунках ПЗ могут иметь
уменьшенные по сравнению с установленными ГОСТами размеры. Однако
уменьшение размеров должно быть пропорциональным для всех элементов
схемы и одинаковым как по вертикали, так и по горизонтали. На рисунках,
238
как и в расчетных математических выражениях, удобно обозначать элементы
и
величины
с
их
нумерацией
посредством
нижних
индексов
( R1 ,C15 ,VD3 , DD7 , I K 5 ,U КЭ и т.д.).
Цифровой материал оформляется в виде таблиц. Таблицы, если их в
документе больше одной, должны иметь порядковые номера, которые могут
быть сквозными в пределах всего документа или в пределах раздела. Над
правым верхним углом таблицы помещают надпись «Таблица …» с указанием номера. Если в ПЗ имеется единственная таблица, то номер ей не присваивают и слово «Таблица» не пишут. На все таблицы должны быть ссылки в
тексте в сокращенном виде, например: «… в табл.1.1». Для цифровых данных
в таблице, как и в основном тексте, указывается размерность в основных или
производных физических единицах. При построении таблицы в ПЗ не рекомендуется разбивать ее на части.
Ссылки на литературные источники даются по тексту в порядке их
упоминания цифрами, заключенными в прямые скобки, например: «… как
известно [4], …». Список цитированной литературы приводится в конце содержательной части ПЗ. Такой литературой могут быть монографии, учебники и учебные пособия, справочники, описания изобретений, статьи из научно-технических периодических изданий (журналов), государственные стандарты, внутривузовские учебно-методические разработки. Приводимые в
списке библиографические данные должны быть достаточными для нахождения информации.
Библиографические данные книги приводятся в том виде, в котором
они даются в самой книге в ее начале или в конце, например:
1. Иванов И.И. Схемотехника ЭВМ: Учебное пособие. – Пенза: Изд-во
Пенз. техн. ин-та, 2011.
2. Цифровые
интегральные
микросхемы:
Справочник/
М.И.Богданович, И.Н.Грель, С.А.Дубина и др. – Мн.: Беларусь, Полымя,
1996.
239
3. Шило В.Л. Популярные цифровые микросхемы: Справ. – Челябинск, Металлургия, 1988.
Ссылка на статью в журнале должна включать фамилию и инициалы
автора, название статьи, наименование журнала, год издания, том (если имеется), серия (если имеется), номер выпуска, начальная страница статьи в
журнале, например:
2. Борисова И.В. Стохастическая модель синхронизации с фазовым
субквантованием. – Радиотехника, 2010, №8, с.23.
3. Kutepova L.A. Noise Generator. – IEEE Transactions on Computer Technology. 1999, Vol.36, No.1, p.73.
Библиографические данные изобретений включают: наименование
изобретения, номер патента (авторского свидетельства СССР до 1992 г.) с
указанием страны патентования, например:
12. Устройство для генерирования последовательности импульсов. Патент РФ №2105213.
13. Частотно-фазовый компаратор. Патент США № 4095387.
Указание на цитированный ГОСТ должно содержать его номер, наименование и выходные данные издательства:
ГОСТ 19600-74. Отчет о научно-исследовательской работе. Общие требования и правила оформления. – М.: Госстандарт, 1974.
В библиографический список могут включаться ссылки на электронные ресурсы, например в следующем виде:
7. Hilton, C. Programmable-Delay ICs Control System Timing / C. Hilton, J.
Barrow // EDN, 1988, February 18 (см. также Analog Devices, Application Note
AN-261). [Электронный ресурс]. Режим доступа: http://www.analog.com/ static/imported-files/application_notes/291963528AN261.pdf, свободный.
В разделе 4 ПЗ приводятся схемы экспериментального исследования
фрагментов спроектированного устройства и полученные результаты измерений. Если эксперимент осуществлен методом компьютерного моделирова-
240
ния, то приводятся распечатки экранов виртуальных приборов, дающих полное представление об исследуемых сигналах и их временных отношениях.
Если схема контролируется при различных значениях входных воздействий,
то результаты измерений наглядно отображаются в виде таблиц и графических зависимостей. По результатам экспериментов делаются выводы о степени соответствия устройства заданным требованиям.
Содержательная часть ПЗ завершается заключением, в котором описываются достигнутые результаты, и делается вывод о соответствии проекта
требованиям задания. Далее на отдельной странице приводится список литературных источников в порядке их упоминания по тексту ПЗ.
Разработанные электрическая принципиальная схема (Э3) устройства и
перечень входящих в нее элементов (ПЭ3) приводятся в приложениях к ПЗ.
3.3.2 Электрические схемы
Правила оформления электрических схем цифровых устройств регламентируются стандартами, из которых при выполнении ПЗ рекомендуется
использовать:
 ГОСТ 2.701-2008. ЕСКД. Схемы. Виды и типы. Общие требования к
выполнению
 ГОСТ 2.702-2011 ЕСКД. Правила выполнения электрических схем;
 ГОСТ 2.004-88. ЕСКД. Общие требования к выполнению конструкторских и технологических документов на печатающих и графических
устройствах вывода ЭВМ;
 ГОСТ 2.053-2006. ЕСКД. Электронная структура изделия. Общие
положения;
 ГОСТ 2.104-2006. ЕСКД. Основные надписи;
 ГОСТ 2.201-80. ЕСКД. Обозначение изделий и конструкторских документов;
 ГОСТ 2.301-68. ЕСКД. Форматы;
241
 ГОСТ 2.708-81. ЕСКД. Правила выполнения электрических схем
цифровой вычислительной техники;
 ГОСТ 2.710-81. ЕСКД. Обозначения буквенно-цифровые в электрических схемах;
 ГОСТ 2.721-74. ЕСКД. Обозначения условные графические в схемах. Обозначения общего применения.
 ГОСТ 2.743-91. ЕСКД. Обозначения условные графические в схемах. Элементы цифровой техники.
В процессе курсового проектирования разрабатываются следующие
виды электрических схем:
 схема электрическая структурная (Э1), которая иллюстрирует состав
устройства в виде совокупности блоков со связями между ними. Схемы данного типа даются в виде рисунков по тексту ПЗ;
 схема электрическая функциональная (Э2), которая поясняет принцип действия устройства и его составных частей. Функциональные схемы
также приводятся как рисунки по тексту ПЗ;
 схема электрическая принципиальная (Э3), дающая полное представление об устройстве, примененных электрорадиоэлементах и связях
между ними. На этой схеме изображают также соединители и зажимы, которыми заканчиваются входные и выходные цепи и представляют собой элементы конструкции. Схема Э3 служит исходным материалом на последующем этапе конструкторско-технологического проектирования.
На структурной схеме укрупненными блоками изображаются составляющие части устройства, а также стрелками показываются направления
распространения информационных сигналов. Блоки изображаются прямоугольниками с произвольным соотношением сторон. Внутри прямоугольников записывают наименования блоков, либо их порядковые номера, которые
также можно размещать справа от условного графического обозначения
(УГО) или сверху от него. В случае цифровых обозначений блоков, в отдель-
242
ной таблице или по тексту ПЗ приводят перечень наименований блоков с их
номерами.
Функциональная схема исполняется на уровне функциональных узлов
устройства (регистр, триггер, счетчик, усилитель, мультиплексор и т.д.) в
стандартном изображении без указания цепей питания, вспомогательных
элементов и номеров выводов ИС. На УГО функциональных узлов показывают только используемые входы и выходы. Линии связи на функциональной
схеме разделяются на управляющие и информационные, параллельные связи
одного назначения можно показывать одной линией с указанием числа отображаемых линий связи числом над или справа от косой черты на линии. Допускается приводить для характерных точек функциональной схемы формы
возникающих в них сигналов. Отдельные фрагменты Э2 допускается раскрывать до уровня принципиальной схемы (например конкретное исполнение
каскада на транзисторах), если это способствует уяснению принципа действия устройства. Допускается поворачивать УГО узлов на 90 градусов, при
этом входы функциональных узлов должны быть или с левой, или с верхней
стороны УГО. Внутри УГО указывают выполняемую функцию и, если надо,
разрядность узла.
При выполнении Э3 рекомендуется придерживаться следующих правил:
1) линии для изображения УГО элементов и соединительных связей
выбираются одной толщины (b/2) и проводятся по предполагаемой сетке с
шагом 5 мм. Расстояния между линиями должно быть не менее 2,5 мм;
2) условные графические обозначения электрорадиоэлементов общего
назначения (резисторов, конденсаторов, транзисторов и др.) изображаются в
соответствии с примерами, данными в приложении;
3) размеры УГО установлены ГОСТ 2.747-68, примеры некоторых
УГО элементов общего назначения и их размеры приведены в приложении.
Допускается все размеры УГО пропорционально изменять с сохранением со-
243
отношения длин и угловых размеров. Уменьшение размеров допускается, если схему необходимо представить более компактно без искажения ее смысла;
4) УГО цифровых элементов выполняются в виде прямоугольников, к
которому подведены линии выводов. Кроме основного поля УГО может содержать дополнительные левое поле для обозначения входов и правое поле
для обозначения выходов. Дополнительные поля допускается разделять на
зоны с помощью горизонтальной черты.
В верхней строке (по 5-миллиметровой сетке) основного поля помещают обозначение функции элемента:






















& - конъюнктор;
1 – дизъюнктор;
=1 – ИСКЛЮЧАЮЩЕЕ ИЛИ;
GN – генератор непрерывной последовательности импульсов;
G1 – одновибратор;
СТ2 – двоичный счетчик импульсов;
СТn –счетчик импульсов по основанию n;
МUХ – мультиплексор;
DC – дешифратор;
CD – шифратор;
Т – триггер (ТТ – двухступенчатый триггер);
DL – элемент задержки;
F – формирователь;
RG – регистр;
RG – регистр сдвигающий;
X/Y – преобразователь;
Mn – свертка по модулю n;
SM – сумматор;
STU – стабилизатор напряжения;
R – нелогический элемент - набор резисторов;
С – нелогический элемент - набор конденсаторов;
Т – нелогический элемент - набор транзисторов.
При использовании нестандартных обозначений функций их необходимо пояснять на поле схемы.
Выводы элементов могут быть статическими и динамическими, динамические входы подразделяются на прямые и инверсные. Свойства выводов
обозначают указателями, которые проставляют на пересечении линии связи и
линии УГО. Инверсные статические входы и выходы обозначают кружочками диаметром 2 мм. Прямой динамический вход обозначают косой чертой
244
слева направо снизу вверх, а инверсный – чертой противоположного направления (слева направо сверху вниз) с длиной черты 3 – 4 мм.
Функциональное назначение выводов обозначается при помощи меток
в дополнительных полях. Метки состоят из прописных букв, цифр и специальных знаков, записываемых одной строкой без пробелов. Обозначения
наиболее часто используемых меток приведены в табл.3.8.
Таблица 3.8
Наименование
Обозначение
Установка в состояние «1»
S
Установка в состояние «0»
R
Вход увеличения (инкрементации) содержимого элемента на величину n
+n
Вход уменьшения (декрементации) содержимого элемента на величину n
-n
Ошибка
ER
Адресация по координате X
X
Выбор (селекция)
SE
Запись
WR
Чтение
RD
Буфер
BF
Контроль
CH
Больше, меньше, больше или равно
, , 
Перенос
CR
Заем
BR
Пуск
ST
Данные
D
Выходы
Q
Разрешение
Е
Строб, такт
С
Вывод питания (или с указанием напряжения питания)
Общий вывод
Вывод для подключения резистора (конденсатора)
Сигнал выбора ИС
U (+5V)
0V
R (C)
CS
245
В качестве меток выводов допускается применять обозначения функций, порядковые номера, весовые коэффициенты разрядов числами натурального
ряда, начиная с 0.
Ширина основного поля УГО цифрового элемента – 15 мм, высота выбирается кратной 5 мм, но не менее 25 мм. Ширина дополнительного поля - 5
мм или 10 мм в том случае, если это необходимо для размещения буквенных
обозначений входов и выходов. Допускается ориентация УГО с поворотом
его на 90 градусов, при этом входы изображаются сверху, а выходы – снизу
от прямоугольника. Группы однотипных цифровых элементов из одного
корпуса ИС можно совмещать в одну колонку с разделением УГО отдельных
элементов общими горизонтальными чертами.
В схемах с повторяющимися элементами одного типа и имеющими
большое число выводов одного назначения, допускается один элемент начертить полностью, а остальные повторить сокращенно. В зоне сокращаемой
группы выводов оставляют изображение одного вывода с указанием метки
первого и последнего вывода, а линии связи объединяют в одну групповую
линию связи (шину). Линия шины выполняется удвоенной толщины, входящие в нее линии связей одинарной толщины обозначают цифрами.
Всем элементам принципиальной схемы присваиваются позиционные
обозначения, которые состоят из букв, указывающих тип элемента, и цифр,
указывающих их порядковый номер на схеме. Цифровая нумерация однотипных элементов выполняется в соответствии с последовательностью их
расположения на схеме сверху вниз в направлении слева направо. Позиционное обозначение помещают над УГО или справа от него. Если элемент изображен на схеме разнесенным способом, то позиционное обозначение должно
быть присвоено каждой его части, например D4.1, D4.2, D4.3 (через точку
указан номер части элемента).
Примеры УГО элементов общего назначения и их буквенных обозначений приведены в приложении.
246
3.3.3 Перечень элементов
Позиционные обозначения всех элементов, входящих в принципиальную схему, их наименования и количество указываются в перечне элементов
(ПЭ3), который может быть либо частью схемы Э3 и размещается на ее поле,
либо выполняется как самостоятельный документ (второй вариант предпочтителен). Если перечень элементов является частью Э3, то его располагают
над основной надписью на расстоянии не менее 12 мм от нее. В виде самостоятельного документа первый лист ПЭ3 выполняют на формате А4 с основной надписью по форме 2, остальные листы – с надписью по форме 2а
ГОСТ 2.104-2006. Пример заполнения перечня элементов приведен в приложении.
Элементы в перечень записывают по их наименованиям строго в порядке следования букв латинского алфавита. Между отдельными группами
однотипных элементов можно оставлять незаполненные строки для внесения
последующих изменений. Элементы в группе, имеющие следующие подряд
номера, можно записывать одной строкой, например С3, С4 или VD1…VD5.
Если в группе записывается много одинаковых элементов, выпускаемых по
одним и тем же техническим условиям, то допускается использовать их сокращенную запись в строке ПЭ3, а общую словесную часть их наименования
с документом на поставку записывать в оглавлении группы по типу:
«Конденсаторы К10-17а ОЖО.460.172ТУ».
В графе «Кол.» записывают количество элементов, указанных в данной
строке. Содержание графы «Примечание» не регламентируется, ее используют для указания особенностей применения данного элемента. Например,
если данный элемент подбирают при регулировании, то в этой графе указывают номиналы элемента.
3.4 Подготовка материалов и порядок защиты проекта
Контроль хода работы над проектом в соответствии с календарным
планом осуществляет руководитель проекта, который оценивает полноту и
247
своевременность выполнения этапов проектирования. Выполнение графика
работ фиксируется в журнале курсового проектирования.
Материалы проекта включают пояснительную записку с приложениями в виде разработанных Э3 и ПЭ3, сброшюрованные и переплетенные в
единый комплект формата А4. Все документы должны иметь заполненные
основные надписи с указанием названия проекта, фамилий студента (Разраб.), руководителя (Пров.), заведующего кафедрой (Утв.). Переплет комплекта может быть твердым или мягким, листы сшиваются тесьмой или скоросшивателем, не допускается скрепление листов быстросъемными фиксаторами.
Прием курсового проекта осуществляется комиссией, поименный состав которой утверждается заседанием кафедры. Защита включает краткий
доклад студента по существу выполненной работы и полученным результатам, после которого студент отвечает на вопросы членов комиссии. Оценка
проекта формируется коллегиальным мнением членов комиссии и доводится
до проектанта немедленно после защиты. Оценка проставляется на титульном листе ПЗ, который подписывается всеми членами комиссии.
248
3.5 Справочные данные и примеры оформления
3.5.1 Форма титульного листа
Министерство образования и науки Российской Федерации
Пензенская государственная технологическая академия
Кафедра «Вычислительные машины и системы»
РАЗРАБОТКА ГЕНЕРАТОРА ПОСЛЕДОВАТЕЛЬНОСТИ ДВОИЧНЫХ СЛОВ
Пояснительная записка к курсовому проекту по дисциплине
«Схемотехника ЭВМ»
Выполнил: студент группы
(Фамилия И.О.)
Проект защищен с оценкой:
Члены комиссии:
(Фамилия И.О.)
(Фамилия И.О.)
(Фамилия И.О.)
Пенза – 20
г.
249
3.5.2 Форма и образец заполнения задания
УТВЕРЖДАЮ
Зав. кафедрой ВМС
(
)
»
20
г.
«
ТЕХНИЧЕСКОЕ ЗАДАНИЕ
на выполнение курсового проекта по дисциплине «Схемотехника ЭВМ»
Тема:
Разработка генератора последовательности двоичных слов
Вариант:
13
Назначение:
Управление удаленным контроллером параметров технологического процесса
Требования по назначению:
1) устройство должно вырабатывать циклически повторяющуюся последовательность десяти 5-разрядных двоичных чисел, десятичные эквиваленты которых равны 0, 2, 25, 8,
20, 4, 22, 6, 23, 3;


2) тактовая частота устройства должна быть равной f T  10 2 n1  2 n0 =100 кГц. Относительная нестабильность частоты не должна превышать 20%;
3) предусмотреть в устройстве контроль сбоев. При обнаружении на основном выходе незапланированного числа работу устройства приостановить, вычесть обнаруженное
сбойное число из числа, выработанного в предшествующем такте, и вывести разность
по отдельному выходу в прямом двоичном коде без учета знака;
4)
через 1 такт после обнаружения сбоя возобновить работу устройства с исходного числа
0 в том случае, если разность по п.3 окажется больше числа 3;
напряжение питания устройства (50,25) В;
рабочий диапазон температуры окружающей среды - от 100С до 600С.
Этапы и сроки выполнения
Этап
Срок выполнения
начало
окончание
1. Получение задания
2. Подбор и изучение литературы, выявление аналогов, выбор
структуры
3. Разработка функциональной схемы
4. Выбор элементной базы
5. Расчет отдельных узлов и разработка Э3, ПЭ3
6. Выполнение расчетов
7. Оформление документации
8. Защита проекта
Задание выдал:
(Подпись и дата)
Задание получил:
(Подпись и дата)
250
3.5.3 Перечень электрорадиоэлементов, рекомендуемых к применению
Элемент
Тип
С2-23
Документ на поставку
ОЖ0.467.104ТУ
С2-33
ОЖ0.467.173ТУ
СП3-39А
ОЖ0.468.354ТУ
СП3-3А
ОЖ0.468.561ТУ
Блок резисторов
Б20-1,2,3,4
ОЖ0.206.020ТУ
Конденсатор
К10-17
ОЖ0.460.172ТУ
К53-14
ОЖ0.464.139ТУ
К50-35
ОЖ0.464.214ТУ
Блок конденсаторов
Б18А
ОЖ0.206.025ТУ
Диод импульсный
КД522Б
ДР3.362.029ТУ
Диод выпрямительный
КД213А
аА0.336.176ТУ
КД203А
УЖ0.336.176ТУ
КС133А
СМ3.362.812ТУ
Резистор
Стабилитрон
КС139А
КС147А
КС156А
Светодиод
АЛС102АМ,БМ,ДМ
УЖ0.336.041ТУ
Цифровой индикатор
АЛС362В
аА0.336.455ТУ
АЛС324А1,Б1
аА0.336.269ТУ
КТ315Б,В,Г
ЖК3.365.200ТУ
КТ361Г
ФЫ0.336.201ТУ
КТ326БМ
аА0.336.196ТУ
КТ368БМ
аА0.336.025ТУ
КТ3117А
аА0.336.262ТУ
КП103М
ТФ3.365.000ТУ
КП302БМ
ЖК3.365.233ТУ
КП303Г
Ц20.336.601ТУ
КТС3103А,Б
аА0.336.221ТУ
К159НТ1Б,В
ХМ3.456.006ТУ
КР198НТ1,2,3,4
бК0.348.483ТУ
Транзистор
Транзисторная сборка
251
Продолжение перечня п.3.5.3
Элемент
Тип
Документ на поставку
Микросхема
КР514ИД2
бК0.348.103-02ТУ
Серия К155
бК0.348.006ТУ (общие)
КР140УД20А
бК0.348.095-12ТУ
КР142ЕН5А,Б
бК0.348.634-02ТУ
КР142ЕН6А,В
бК0.348.425-05ТУ
К554СА3А
бК0.348.279-02ТУ
К554СА4
бК0.348.279-03ТУ
КР1006ВИ1
бК0.348.685ТУ
Серия К555
(ЛА1,ЛА2,ЛА3,ЛА4,ЛИ1,ЛИ6,ЛЕ1,
ЛЛ1,ЛН1,ЛР4,ЛП5,ТЛ2,ТВ6,ТВ9,
ТМ2,АГ3,ИЕ6,ИЕ7,КП7,ИР23,ИД6,
ИМ6,СП1)
бК0.348.289ТУ (общие)
К531ГГ1П
бК0.348.118-19ТУ
Серия К561
(ЛА7,ЛА8,ЛА9,ЛЕ5,ЛЕ6,ЛЕ10,ЛН2,
ЛП2,КП2,ТВ1,ТЛ1,ТМ2,ТМ3,ИЕ14,
ИМ1,ИП2)
Серия К176
(ЛИ1,ИЕ1)
Кнопка
КМ1-1
АГ0.360.203ТУ
КМ2-1
Тумблер
ПТ8
АГ0.360.216ТУ
Резонатор
РГ-05
ШЖ0.338.065ТУ
РГ-06
ШЖ0.338.066ТУ
РГ-07
ШЖ0.338.067ТУ
К1
РЦ3.382.255ТУ
252
3.5.4 Параметры цифровых интегральных схем
Термин
Напряжение питания
Обозначение
междуна- отечестродное
венное
UСС
UИП
Выходное напряжение
низкого уровня
Выходное напряжение
высокого уровня
Входной ток низкого
уровня
UOL
U в0ых
UOH
U в1ых
IIL
I в0х
Входной ток высокого
уровня
IIH
I в1х
Выходной ток низкого
уровня
IOL
I в0sх
Выходной ток высокого уровня
IOH
I в1sх
Ток потребления при
низком уровне выходного напряжения
Ток потребления при
высоком уровне выходного напряжения
Средний ток потребления
ICCL
0
I пот
ICCH
1
I пот
ICC
I пот.ср
Определение
Номинальное значение напряжения
питания ИС
Значение напряжения низкого
уровня на выходе ИС
Значение напряжения высокого
уровня на выходе ИС
Значение входного тока при
напряжении низкого уровня на
входе ИС
Значение входного тока при
напряжении высокого уровня на
входе ИС
Значение выходного тока при
напряжении на выходе ИС, не превышающем допустимого UOL
Значение выходного тока при
напряжении на выходе ИС, не менее допустимого UOH
Значение тока от источника питания при UOL
Значение тока от источника питания при UOH
Значение тока потребления, равное
полусумме потребляемых ИС токов в двух различных состояниях
выхода
Интервал времени между входным
и выходным импульсами при переходе напряжения на выходе ИС от
UOH к UOL
Время задержки распространения при переходе элемента из состояния высокого выходного напряжения к
состоянию низкого
выходного напряжения
Время задержки распространения при переходе элемента из состояния низкого выходного напряжения к
состоянию высокого
выходного напряжения
Коэффициент разветвления по выходу
t PHL
t 10
зд. р
t PLH
01
t зд
.р
Интервал времени между входным
и выходным импульсами при переходе напряжения на выходе ИС от
UOL к UOH
N
Краз
Максимальная рабочая
частота
-
Fmax
Число единичных нагрузок (входов
аналогичных элементов), которое
можно подключить к выходу ИС
Максимальная частота входных
импульсов, при которой ИС устойчиво функционирует
253
3.5.5 Справочные данные типовых ИС ТТЛШ (серия К555)
Тип ИС
К555ЛА1
Функциональное
назначение
24И-НЕ
УГО
1
2
4
5
9
10
12
13
К555ЛА2
8И-НЕ
1
2
3
Основные параметры
U OL  0 ,5 B ,U OH  2 ,7 B ,
&
Модель
Electronics
Workbench
7420
I IL  0 ,36 мА , I IH  0 ,02 мА ,
6
I OL  8 мА , t PHL  t PLH  20 нс ,
I CCH  0 ,8 мА , I CCL  2 ,2 мА
&
8
UCC – вывод 14, 0V – вывод 07
U OL  0,5B ,U OH  2,7 B ,
&
I IL  0,4 мА , I IH  0,02 мА ,
8
4
7430
5
6
I OL  8 мА , t PHL  35 нс ,
t PLH  20 нс , I CCH  0,5 мА ,
11
12
I CCL  1,1мА
UCC – вывод 14, 0V – вывод 07
К555ЛА3
U OL  0 ,5 B ,U OH  2 ,7 B ,
42И-НЕ
1
&
3
&
6
&
8
&
11
2
4
5
9
10
12
13
К555ЛА4
7400
I IL  0 ,36 мА , I IH  0 ,02 мА ,
I OL  8 мА , t PHL  t PLH  20 нс ,
I CCH  1,6 мА , I CCL  4 ,4 мА
UCC – вывод 14, 0V – вывод 07
U OL  0 ,5 B ,U OH  2 ,7 B ,
33И-НЕ
1
2
13
&
1
4
5
&
6
9
10
11
&
8
1
&
3
12
7410
I IL  0 ,36 мА , I IH  0 ,02 мА ,
I OL  9 мА , t PHL  t PLH  20 нс ,
К555ЛИ1
I CCH  1,2 мА , I CCL  3,3 мА
UCC – вывод 14, 0V – вывод 07
U OL  0 ,5 B ,U OH  2 ,7 B ,
42И
2
4
5
9
10
12
13
7408
I IL  0 ,36 мА , I IH  0 ,02 мА ,
I OL  9 мА , t PHL  t PLH  24 нс ,
&
6
&
8
&
11
I CCH  4 ,4 мА , I CCL  8,8 мА
UCC – вывод 14, 0V – вывод 07
254
Продолжение перечня п.3.5.5
Тип ИС
К555ЛИ6
Функциональное
назначение
24И
УГО
1
2
4
5
9
10
12
13
К555ЛЕ1
Основные параметры
U OL  0 ,5 B ,U OH  2 ,7 B ,
&
6
&
8
1
1
1
4
1
10
1
13
3
5
6
8
9
11
12
К555ЛЛ1
I IL  0 ,36 мА , I IH  0 ,02 мА ,
I CCH  2 ,4 мА , I CCL  4 ,4 мА
UCC – вывод 14, 0V – вывод 07
U OL  0 ,5 B ,U OH  2 ,7 B ,
I IL  0 ,36 мА , I IH  0 ,02 мА ,
I CCH  3,2 мА , I CCL  5,4 мА
UCC – вывод 14, 0V – вывод 07
U OL  0 ,5 B ,U OH  2 ,7 B ,
1
7402
I OL  8 мА ,t PHL  t PLH  20 нс ,
42ИЛИ
1
7408
I OL  8 мА ,t PHL  t PLH  24 нс ,
24ИЛИ-НЕ
2
Модель
Electronics
Workbench
3
2
7432
I IL  0 ,36 мА , I IH  0 ,02 мА ,
I OL  8 мА ,t PHL  t PLH  22 нс ,
4
5
9
10
12
13
К555ЛН1
1
6
1
8
1
11
U OL  0 ,5 B ,U OH  2 ,7 B ,
6НЕ
1
2
3
1
4
5
1
6
9
1
8
11
1
10
13
1
12
1
I CCH  6 ,2 мА , I CCL  9 ,8 мА
UCC – вывод 14, 0V – вывод 07
7410
I IL  0 ,36 мА , I IH  0 ,02 мА ,
I OL  9 мА , t PHL  t PLH  20 нс ,
I CCH  1,2 мА , I CCL  3,3 мА
UCC – вывод 14, 0V – вывод 07
255
Продолжение перечня п..3.5.5
Тип ИС
К555ЛР4
Функциональное
назначение
УГО
4И/4И-ИЛИНЕ
1
2
3
4
Основные параметры
U OL  0 ,5 B ,U OH  2 ,7 B ,
& 1
11
12
13
К555ЛП5
2ИСКЛ.ИЛИ
I OL  4 мА ,t PHL  t PLH  20 нс ,
I CCH  4 ,2 мА , I CCL  6 ,6 мА
UCC – вывод 14, 0V – вывод 07
&
1
=1
3
=1
6
=1
8
=1
11
U OL  0 ,5 B ,U OH  2 ,7 B ,
9
10
12
13
К555ТЛ2
6 триггеров
Шмитта
I OL  8 мА ,t PHL  22 нс ,
t PLH  30 нс , I CCav  10 мА
UCC – вывод 14, 0V – вывод 07
U OL  0 ,5 B ,U OH  2 ,7 B ,
1
7486
I IL  0 ,86 мА , I IH  0 ,04 мА ,
2
4
5
7455
I IL  0 ,36 мА , I IH  0 ,02 мА ,
8
10
Модель
Electronics
Workbench
Модели нет
I IL  0 ,36 мА , I IH  0 ,02 мА ,
2
I OL  8 мА ,t PHL  t PLH  22 нс ,
К555ТВ6
3
4
5
6
9
8
11
10
13
12
I CCH  6 ,2 мА , I CCL  9 ,8 мА
UCC – вывод 14, 0V – вывод 07
U OL  0 ,5 B ,U OH  2 ,7 B ,
2 JK-триггера
1
12
4
J
C
K
13
R
8
J
C
K
9
11
10
R
T
3
74107
I IL  0 ,4 мА( J , K ),0 ,8 мА( C , R ),
t PHL  30 нс , t PLH  20 нс ,
2
T
I CCav  8 мА , N  10
UCC – вывод 14, 0V – вывод 07
5
6
256
Продолжение перечня п.3.5.5
Тип ИС
К555ТВ9
Функциональное
назначение
УГО
2 JK-триггера
4
S
3
2
15
11
12
14
I CCav  8 мА , N  10
UCC – вывод 16, 0V – вывод 08
T
9
8
R
U OL  0 ,5 B ,U OH  2 ,7 B ,
2 D-триггера
4
S
2
3
D
C
1
R
10
S
12
2 одновибратора
11
D
C
13
R
1
2
3
9
10
11
2 управляемых
генератора
2
3
6
1
14
11
74112
t PHL  30 нс ,t PLH  20 нс ,
6
J
C
K
13
К531ГГ1П
S
Модель
Electronics
Workbench
I IL  0 ,8 мА ,
5
R
10
К555АГ3
U OL  0 ,5 B ,U OH  2 ,7 B ,
T
J
C
K
1
К555ТМ2
Основные параметры
A
B
t PHL  40 нс ,t PLH  25 нс ,
5
I CCav  8 мА , N  10
UCC – вывод 14, 0V – вывод 07
6
T
8
9
G1
Q
13
4
G1
R
U1 GN
U2
R
U1 GN
U2
R
I IL  0 ,8 мА ,
T
R
A
B
7474
C
R
14
Q
5
15
12
C
R
6
Q
7
C
C
4
Q
10
C
C
12
U OL  0 ,5 B ,U OH  2 ,7 B ,
I IL  0 ,4 мА , I IH  0 ,02 мА ,
t PHL  56 нс , t PLH  45 нс ,
Функциональный
аналог
MONOSTB
I CCav  20 мА , N  10
 и  0,45 RC
UCC – вывод 16, 0V – вывод 08
7
U OL  0,5B ,U OH  2,5B ,
Аналога нет
I IL  2 мА , I IH  0,05 мА ,
5
I CCav  150 мА , f  50 МГц
UCC – выводы 15,16
0V – выводы 08,09
13
257
Продолжение перечня п.3.5.5
Тип ИС
К555ИЕ6
Функциональное
назначение
Двоичнодесятичный
реверсивный
счетчик импульсов
УГО
5
4
15
1
10
9
11
14
К555ИЕ7
Двоичный реверсивный
счетчик импульсов
5
4
15
1
10
9
11
14
К555КП7
Мультиплексор 81
7
4
3
2
1
15
14
13
12
11
10
9
К555ИР23
8-разрядный
параллельный
регистр
1
3
4
2
7
8
13
14
18
11
Основные параметры
U OL  0 ,5 B ,U OH  2 ,9 B ,
+1 CT10
-1
D0
D1
D2
D3
L
R
L
R
Q0
Q1
Q2
Q3
3
9
0
12
2
6
7
t PHL  47 нс ,t PLH  40 нс ,
I CCav  31 мА
UCC – вывод 16, 0V – вывод 08
13
U OL  0 ,5 B ,U OH  2 ,9 B ,
I IL  0 ,4 мА , I IH  0 ,05 мА ,
t PHL  47 нс ,t PLH  40 нс ,
Q0
Q1
Q2
Q3
3
15
12
0
E MUX
74192
I IL  0 ,4 мА , I IH  0 ,05 мА ,
+1 CT2
-1
D0
D1
D2
D3
Модель
Electronics
Workbench
2
6
Функциональный
аналог
74169
I CCav  31 мА
UCC – вывод 14, 0V – вывод 07
7
13
U OL  0 ,4 B ,U OH  2 ,5 B ,
F
74151
I IL  0 ,4 мА , I IH  0 ,02 мА ,
t PHL  t PLH  24 нс ,
D0
D1
D2
D3
D4
D5
D6
D7
6
I CCav  10 мА , N  10
E - разрешение
UCC – вывод 16, 0V – вывод 08
5
A0
A1
A2
U OL  0 ,5 B ,U OH  2 ,4 B ,
E
D0
D1
D2
D3
D4
D5
D6
D7
RG
74374
I IL  0 ,4 мА , I IH  0 ,02 мА ,
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
2
5
6
9
I CCav  45 мА , t PHL  40 нс ,
t PLH  45 нс , N  30
UCC – вывод 20, 0V – вывод 10
12
15
16
19
С
258
Продолжение перечня п.3.5.5
Тип ИС
К555ИД6
Функциональное
назначение
УГО
Дешифратор
двоичнодесятичного
кода (или дешифратор 38
при А3=0)
U OL  0 ,5 B ,U OH  2 ,5 B ,
DC
15
14
13
12
A0
A1
A2
A3
R
К555ИМ6
4-разрядный
сумматор с
ускоренным
переносом
7
5
3
14
12
6
11
2
15
10
К555СП1
Основные параметры
Сn
0
1
2
3
4
5
6
7
8
9
1
t PHL  t PLH  30 нс ,
13
4
I CCav  13 мА
5
UCC – вывод 16, 0V – вывод 08
6
7
9
10
11
I IL  0 ,8 мА , I IH  0 ,04 мА ,
SM
B0
B1
B2
B3
S0
S1
S2
S3
4
Cn+1
9
t PHL  t PLH  24 нс ,
13
UCC – вывод 16, 0V – вывод 08
10
U OL  0 ,48 B ,U OH  2 ,6 B ,
3
4
14
12
13
15
9
11
14
1
A<B
A=B
A>B
A0
A1
A2
A3
Функциональный
аналог
АЛУ 74181
I CCav  39 мА
1
Компаратор
2
7442
I IL  0 ,4 мА , I IH  0 ,02 мА ,
2
U OL  0 ,5 B ,U OH  2 ,7 B ,
A0
A1
A2
A3
Модель
Electronics
Workbench
Аналога нет
I IL  1,14 мА , I IH  0 ,03 мА ,
= =
t PHL  30 нс , t PLH  36 нс ,
A<B
A=B
A>B
7
6
5
I CCav  19 ,5 мА , N  10
UCC – вывод 16, 0V – вывод 08
B0
B1
B2
B3
259
3.5.6 Справочные данные типовых ИС КМДП (серии К561, К176)
Тип ИС
К561ЛА7
Функциональное
назначение
УГО
42И-НЕ
1
&
Основные параметры
3
2
5
6
8
9
12
13
К561ЛА8
24И-НЕ
2
3
4
4
&
10
&
К561ЛЕ5
UCC – вывод 14, 0V – вывод 07
11
U OL  0 ,95 B ,U OH  3,6 B ,
1
1
2
8
&
3
4
5
&
11
12
13
&
10
1
1
3
1
4
1
10
13
9
6
Cв х  5пФ
U OL  0 ,95 B ,U OH  3,6 B ,
1
I OL  I OH  0 ,3 мА ,
C в х  8пФ
UCC – вывод 14, 0V – вывод 07
11
U OL  0 ,95 B ,U OH  3,6 B ,
1
4001
t PHL  180 нс , t PLH  260 нс ,
24ИЛИ-НЕ
4002
I OL  0 ,4 мА , I OH  0 ,5 мА ,
1
5
9
10
11
12
I OL  0 ,25 мА , I OH  0 ,3 мА ,
UCC – вывод 14, 0V – вывод 07
42ИЛИ-НЕ
2
3
4
4023
t PHL  t PLH  125 нс ,
2
К561ЛЕ6
UCC – вывод 14, 0V – вывод 07
U OL  0 ,95 B ,U OH  3,6 B ,
33И-НЕ
12
13
I OL  0 ,12 мА , I OH  0 ,25 мА ,
Cв х  12 пФ
&
8
9
4012
t PHL  160 нс ,t PLH  250 нс ,
9
10
11
12
5
6
I OL  I OH  0 ,25 мА ,
Cв х  11пФ
5
К561ЛА9
4011
t PHL  t PLH  160 нс ,
&
&
U OL  0 ,95 B ,U OH  3,6 B ,
Модель
Electronics
Workbench
t PHL  180 нс , t PLH  260 нс ,
C в х  8пФ
1
UCC – вывод 14, 0V – вывод 07
13
260
Продолжение перечня п.3.5.6
Тип ИС
Функциональное
назначение
К561ЛЕ10
33ИЛИ-НЕ
УГО
Основные параметры
U OL  0 ,95 B ,U OH  3,6 B ,
1
2
8
1
9
3
4
5
1
6
11
12
13
1
10
1
1
2
3
1
4
5
1
6
9
1
8
11
1
10
13
1
12
=1
3
Модель
Electronics
Workbench
4025
I OL  0 ,4 мА , I OH  0 ,5 мА ,
t PHL  120 нс ,t PLH  200 нс ,
Cв х  5пФ
UCC – вывод 14, 0V – вывод 07
К561ЛН2
U OL  0 ,95 B ,U OH  3,6 B ,
6НЕ
4049
I OL  2 ,6 мА , I OH  1,25 мА ,
t PHL  110 нс , t PLH  120 нс ,
C в х  30 пФ
UCC – вывод 14, 0V – вывод 07
К561ЛП2
U OL  0 ,95 B ,U OH  3,6 B ,
4ИСКЛ.ИЛИ
1
I OL  2 ,6 мА , I OH  1,25 мА ,
2
5
6
=1
4030
t PHL  110 нс , t PLH  120 нс ,
C в х  30 пФ
4
UCC – вывод 14, 0V – вывод 07
8
9
12
13
К176ЛИ1
9И/НЕ
1
2
3
=1
=1
10
11
U OL  0,3B ,U OH  4 ,1B ,
&
4
t PHL  t PLH  250 нс ,
Ближайший
аналог
8И-НЕ 4068
8
5
6
UCC – вывод 14, 0V – вывод 07
11
12
13
1
12
261
Продолжение перечня п.3.5.6
Тип ИС
К561КП2
Функциональное
назначение
Мультиплексор/демультиплексор
УГО
6
3
15
12
1
5
2
4
11
9
7
3
к выходу ),
t PHL  t PLH  400 нс ,
Cв х  15 пФ ,Cв х  90 пФ
UCC – вывод 16? 0V – вывод 08
5
4
U OL  0,8B ,U OH  4,2 B ,
T
t PHL  t PLH  240 нс
2
UCC – вывод 14? 0V – вывод 07
R
9
S
10
13
11
12
1
T
J
C
K
15
14
R
U OL  0 ,8 B ,U OH  4 ,2 B ,
&
3
&
4
t PHL  t PLH  600 нс ,
С в х  7 ,5пФ
UCC – вывод 14? 0V – вывод 07
6
8
Аналога нет
I OL  0 ,51 мА , I OH  0 ,51 мА ,
2
5
Аналога нет
I OL  0,3 мА , I OH  0,14 мА ,
1
J
C
K
3
4 триггера
Шмитта с
входной логикой
Аналога нет
напряжения от входа
D0
D1
D2
D3
D4
D5
D6
D7
S
6
К561ТЛ1
Модель
Electronics
Workbench
A0
A1
A2
10
2 JK-триггера
U кл  300 мB( падение
E MUX
14
К561ТВ1
Основные параметры
&
10
&
11
9
12
13
К561ТМ2
U OL  0 ,8 B ,U OH  4 ,2 B ,
2 D-триггера
6
5
3
4
8
9
11
10
S T
D
C
R
S T
D
C
R
1
4013
I OL  0 ,5 мА , I OH  0 ,25 мА ,
t PHL  t PLH  420 нс ,
2
13
С в х  10 пФ
UCC – вывод 14? 0V – вывод 07
12
262
Продолжение перечня п.3.5.6
Тип ИС
К561ТМ3
Функциональное
назначение
Параллельный
регистр
УГО
4
7
13
14
6
5
К176ИЕ1
Двоичный
счетчик импульсов
Реверсивный
двоичный
счетчик импульсов
1
4
12
13
3
1
15
10
9
5
К561ИЕ14
Реверсивный
двоичнодесятичный
счетчик
4
12
13
3
1
15
10
9
5
К561ИМ1
4-разрядный
сумматор
7
5
3
1
6
4
2
15
9
К561ИП2
Компаратор
С
P
10
7
2
15
11
9
1
14
4
6
5
2
Q1
C
R
D1 CT2
D2
D3
D4
V
C
±1
R
P0
D1 CT2
D2
D3
D4
V
C
±1
2/10
P0
A1 SM
A2
A3
A4
3
Q2
10
Q3
11
Q4
CT2
13
К561ИЕ11
D1 RG
D2
D3
D4
Основные параметры
9
12
1
15
3
Q
1
2
4
8
16
32
Q1
Q2
Q3
Q4
P
4
5
10
11
A1 = =
A2
A3
A4
B1
B2
B3
B4
4015
I OL  0 ,2 мА , I OH  0 ,175 мА ,
t PHL  t PLH  980 нс ,
Св х  8пФ
UCC – вывод 16, 0V – вывод 08
U OL  0 ,3B ,U OH  4 ,1B ,
I СС  20 мкА , Fmax  1МГц
UCC – вывод 14, 0V – вывод 07
12
1
Ближайший
функциональный
аналог
4040
(12 разр)
15
6
11
14
U OL  0 ,8 B ,U OH  4 ,2 B ,
Аналога нет
I OL  0 ,4 мА , I OH  0 ,5 мА ,
2
t PHL  t PLH  400 нс ,
7
Св х  15 пФ
UCC – вывод 16, 0V – вывод 08
±1 – сум. при 1, выч. при 0
V=1- запись D1…D4 по сигн. С
R=1 – сброс, Р0=1 – запрет счета
Q1
Q2
Q3
Q4
P
6
11
14
U OL  0 ,8 B ,U OH  4 ,2 B ,
Аналога нет
I OL  0 ,4 мА , I OH  0 ,12 мА ,
2
t PHL  t PLH  320 нс ,
7
С в х  10 пФ
UCC – вывод 14, 0V – вывод 07
2/10=1 – дв. счет,2/10=0 – дв.дес. счет, сброс – парал. записью
0 по входам D1…D4
S1
S2
S3
S4
10
11
12
13
U OL  0 ,95 B ,U OH  3,6 B ,
Аналога нет
I OL  I OH  0 ,01 мА ,
t PHL  t PLH  300 нс ,
С в х  15 пФ
B1
B2
B3
B4
P0
U OL  0 ,95 B ,U OH  3,6 B ,
Модель
Electronics
Workbench
UCC – вывод 16, 0V – вывод 08
P
14
U OL  0,8B ,U OH  4,2 B ,
>
=
<
13
3
12
Аналога нет
I OL  I OH  0,2 мА ,
t PHL  t PLH  1400 нс
UCC – вывод 16, 0V – вывод 08
E>
E=
E<
263
3.5.7 Ориентировочные значения интенсивности отказов элементов
Элемент
Интенсивность отказов , 1/ч
Резисторы
0,05 106
Конденсаторы керамические
0,03 106
Конденсаторы электролитические
0,033 106
Диоды
0,03 106
Транзисторы
0,04 106
Трансформаторы и дроссели
0,8  106
Резонаторы
0,16  106
Реле электромагнитные
1  10 6
Переключатели
2  10 6
Гнезда, клеммы
0,14  106
Многоконтактные соединения
(на 1 контакт)
0,05 106
Паяное соединение
0,01  106
Предохранители
0,2 106
Печатная плата
0,05 106
ИС серии К155
логические элементы
триггеры, счетчики, одновибраторы
ИС серии К555
логические элементы
триггеры, счетчики, одновибраторы
ИС серии К561
логические элементы
триггеры, счетчики, одновибраторы
0,013 106
0,026 106
0,0152 106
0,019 106
0,01  106
0,02 106
264
3.5.8 УГО элементов общего назначения в принципиальных схемах
Элемент
УГО и пример позиционного обозначения
Резистор (R)
Примечание
Резистор постоянный
R12
4
10
Резистор переменный
Резистор подстроечный
Конденсатор (С)
8
C4
Конденсатор постоянный
2
Конденсатор переменный
+
Диод полупроводниковый (VD)
5
Конденсатор полярный
VD5
Диод выпрямительный
4
Стабилитрон
Диод Шотки
Варикап
Транзистор биполярный (VT)
12
9
60О
n-p-n корпусной
1,5
5
VT8
p-n-p корпусной
n-p-n бескорпусной
(компонент ИС)
265
Продолжение перечня п.3.5.8
Элемент
УГО и пример позиционного обозначения
Транзистор полевой
(VT)
8
6
Примечание
С управляющим p-n переходом
и каналом p-типа корпусной
12
С управляющим p-n переходом
и каналом n-типа бескорпусной
МДП-транзистор с изолированным затвором и каналом p-типа
МДП-транзистор с изолированным затвором и каналом n-типа
Микросхема интегральная цифровая
(DD)
Логический элемент
(F – функция)
DD4
F
25
15
2
F
D0
D1
D2
D3
RG
Q0
Q1
Q2
Q3
V
P
C
R
5
Логический элемент с инверсным выходом
5
5
5
5
Сложный элемент, в котором
кроме основного поля с обозначением функции предусмотрены дополнительные поля для
обозначения функций входов и
выходов
n5
15
5
266
Продолжение перечня п.3.5.8
Элемент
УГО и пример позиционного обозначения
Резонатор (BQ)
4
Примечание
BQ1
6
8
6
Предохранитель плавкий (FU)
FU1
4
10
10
Лампа накаливания
(HL)
Реле с замыкающим,
размыкающим и переключающим контактами (KA)
Устройство коммутационное (S)
выключатель (SA)
HL3
6
12
6 min
тумблер
6
6
кнопка
Катушка индуктивности, дроссель (L)
R1,5…4
Общее обозначение
С магнитодиэлектрическим
сердечником
С ферромагнитным сердечником
Соединение контактное (Х)
2
Разъемное
Вилка
Гнездо
3
267
3.5.9 Образец оформления перечня элементов
Поз.
обозн.
Наименование
Кол
Примечание
Конденсаторы
С1
К10-17а-М750-120 пФ5%
С2
К50-35-30В-10мкФ10%
С3…С16 К10-17а-Н90-0,01мкФ
1
1
14
Микросхемы
D1
D2
D3
D4
D5
D6
D7
D8
D9,D10
D11,D12
D13,D14
К561ТЛ2
К561ИП2
К561ИЕ14
К561ИП2
КР556РТ2
К561ЛН2
К561ИР6
К561ИЕ14
К561ИМ1
К561ЛП2
К561ИМ1
1
1
1
1
1
1
1
1
2
2
2
Резисторы
R1
ОМЛТ-0,125-100 кОм5%
1
Лит.
Изм Лист
Разраб.
Пров.
Т.контр.
Н.контр.
Утв.
№ докум.
Подп.
Дата
Масса
Генератор тестовой последовательности импульсов
Перечень элементов
Лист
Листов 1
Масшт.
6
D5
D3
R1
4
D1
12
D2
13
D3
3
D4
1
15 V
10 C
±1
9
2/10
5
P0
D1.1
1
2
&
С1
3
а
СТ2
6
Q1
11
Q2
14
Q3
2
Q4
9
8
7
6
5
4
7 3
P
2
27
26
25
1 24
2 23
3 22
4 21
5 20
A
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
D7
PLA
D0
D1
D2
D3
D4
D5
D6
D7
18
17
16
15
13
12
11
10
1
2
3
4
5
7
+ С2
0В
a
6
6
а
1
0
7
19 ES
1 EP
5В
16
17
18
19
20
21
22
23
1
2
3
4
5
С3…С16
а
B1
B2
B3
B4
B5
B6
B7
9
EA
11
A/B
13
P/S
14
A/S
10
D
15
C
6
5
4
3
2
1
D6.2
3
1
4
2
5
1
6
3
9
1
8
4
11
1
10
5
13
1
12
D1.2 4
D2
4
5
6
=
>
<
10
7
2
13
A0
A1
A2
A3
11 B0
9 B1
1 B2
14
B3
6
7
8
9
D13
D11
C SM
S0
S1
S2
S3
10
11
12
13
1
2
4
=1
=1
9
3
6
5
9
C 14
=1
8
10
12
=1
10
D6.5
D6.6
& 5
6
D10
C SM
7
A0
5 A1
3
A2
1
A3
6
B0
4
B1
2
B2
15 B3
5
D6.3
D4
3
13
12
D9
9
7 A0
5 A1
3 A2
1
A3
6 B0
4 B1
2 B2
15 B3
1
2
3
4
D6.4
==
=
>
<
a
9
5
6 =
4 >
5 <
10 A0
7 A1
2 A2
13 A3
11 B0
9 B1
1 B2
14
B3
1
2
3
4
5
11
1
C SM
7
A0
5 A1
3
A2
1
A3
6
B0
4
B1
2
B2
15
B3
2
S0
S1
S2
S3
10
11
12
13
1
2
3
4
S0
S1
S2
S3
10
11
12
13
1
2
C 14
=1
D12
3
3
4
5
10
C 14
1
2
13
1
б
4 3 2 1
8
RG B0 7
A0
A1
A2
A3
A4
A5
A6
A7
9
3
C SM
7
A0
5 A1
3
A2
1
A3
6
B0
4
B1
2
B2
15
B3
S0
S1
S2
S3
10 5
11
12
13
4
5
D0
D1
D2
D3
D4
Δ0
Δ1
Δ2
Δ3
Δ4
10
D14
C 14
а
Выводы 07 микросхем D1,D6,D11,D12, выводы 08 микросхем
D2…D4,D8…D10,D13,D14, вывод 14 микросхемы D5 , вывод
12 микросхемы D7 подключить к цепи «б». Выводы 14 микросхем D1,D6,D11,D12, выводы 16 микросхем
D2…D4,D8…D10,D13,D14, вывод 28 микросхемы D5 , вывод
24 микросхемы D7 подключить к цепи «а».
==
а
D6.1
3
= 13
> 12
<
1
1
2
4
12 D1
13 D2
3 D3
D4
1
15 V
10 C
9 ±1
5 2/10
P0
D8
6
СТ2 Q1 11
3.5.10 Образец выполнения Э3
Q2 14
Q3 2
Q4
7
P
Изм Лист № док. Подп. Дата
Разраб.
Пров.
Т.контр.
Н.контр.
Утв
Генератор
тестовой последовательности
импульсов
Схема электрическая я
принципиальна
Лит.
Лист
Масса Масшт.
Листов 1
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Чулков В.А. Схемотехника ЭВМ: Учебник. – Пенза: Изд-во Пенз.
гос. технол. академии, 2013.
2. Лехин С.Н. Схемотехника ЭВМ. - СПб.: БХВ-Петербург, 2010.
3. Горелик В. Ю., Ермаков А. Е., Ермакова О. П. Схемотехника ЭВМ.
– М.: Маршрут, 2007.
4. Бойт Клаус. Цифровая электроника. – М.: Техносфера, 2007.
5. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХП – Петербург,
2005.
6. Алексенко А.Г., Шагурин И.И. Микросхемотехника: Учебное пособие для вузов. – М.: Радио и связь, 1990.
7. Цифровые
интегральные
микросхемы:
Справочник/
М.И.Богданович, И.Н.Грель, С.А.Дубина и др. - Мн.: Беларусь, Полымя,
1996.
8. Применение интегральных микросхем памяти: Справочник/
А.А.Дерюгин, В.В.Цыркин, В.Е.Красовский и др.; Под ред. А.Ю.Гордонова,
А.А.Дерюгина.- М.: Радио и связь,1994.
9. Осокин А.Н., Мальчуков А.Н. Схемотехника ЭВМ. Учебное пособие [Электронный ресурс]. – Томск. – ТУСУР. – 2011. – Режим доступа:
http://metod.vt.tpu.ru/edu/df/schem/schem.pdf. – загл. с экрана.
10. Справочный материал по цифровой электронике [Электронный
ресурс]. – Режим доступа: http://hyperphysics.phy-astr.gsu.edu/hbase/electronic/
– загл. с экрана.
11. Чулков В.А., Смагин Ю.А., Фролов Г.В. Компьютерное макетирование электронных схем: Методическое пособие. - Пенза, Изд-во ПТИ, 1999.
12. ГОСТ 2.105-95 ЕСКД. Общие требования к текстовым документам.
13. ГОСТ 2.702-75 ЕСКД. Правила выполнения электрических схем.
14. ГОСТ 2.708-81 ЕСКД. Правила выполнения электрических схем
цифровой вычислительной техники.
15. ГОСТ 2.721-74 ЕСКД. Обозначения условные графические в схемах. Обозначения общего применения.
16. ГОСТ 2.743-91 ЕСКД. Обозначения условные графические в схемах. Элементы цифровой техники.
17. ГОСТ 2.710-81. ЕСКД. Обозначения буквенно-цифровые в электрических схемах.