U CC
реклама
Министерство образования и науки Российской Федерации Пензенский государственный технологический университет Чулков В.А. СХЕМОТЕХНИКА ЭВМ Учебное пособие Пенза 2014 УДК 681.324 Чулков В.А. Схемотехника ЭВМ: Учебное пособие. - Пенза: Изд-во Пенз. гос. технол. ун-та, 2014. - с. 317; Ил. 252, табл. 13, библиогр. 17 назв. Учебник подготовлен на кафедре «Вычислительные машины и системы» Пензенского государственного технологического университета и предназначен для студентов по направлению подготовки бакалавров и магистров «Информатика и вычислительная техника». Книга может также оказаться полезной инженерам, специализирующимся в области проектирования и эксплуатации электронных цифровых устройств вычислительной техники, систем управления и телекоммуникации. Рецензенты: кафедра вычислительной техники Пензенского государственного университета; В.В. Рыжаков, доктор техн. наук, профессор, заслуженный деятель науки РФ Издательство Пензенского государственного технологического университета В.А. Чулков, 2014 с 2 Оглавление ВВЕДЕНИЕ 6 1 ЭЛЕМЕНТНАЯ БАЗА 8 1.1 Полупроводниковые приборы и базовые каскады цифровой электроники 9 1.1.1 Интегральные биполярные транзисторы и пассивные элементы 9 1.1.2 Интегральные униполярные транзисторы 14 1.1.3 Базовые каскады цифровых интегральных схем 16 1.1.4 Краткие сведения по технологии и конструкции микросхем 30 1.2 Логические операции и логические элементы 35 1.2.1 Общие сведения по логическим операциям и алгебре логики 35 1.2.2 Минимизация логических функций 37 1.2.3 Цифровые сигналы 40 1.3 Характеристики и параметры логических элементов 42 1.3.1 Статические характеристики и параметры 43 1.3.2 Динамические параметры 46 1.3.3 Работа переключения 48 1.4 Базовые схемы логических элементов 50 1.4.1 Элементы ТТЛ 51 1.4.2 Элементы ЭСЛ 53 1.4.3 Элементы КМОП 55 1.4.4 Типы выходных каскадов 62 1.4.5 Сравнение систем элементов 66 1.5 Специальные элементы 68 1.5.1 Схемы задержки и генерирования импульсов 68 1.5.2 Усилители сигналов 81 1.5.3 Электронно-оптические элементы 94 1.5.4 Цифро-аналоговые и аналого-цифровые преобразователи 102 1.6 Борьба с помехами и искажениями сигналов 108 1.6.1 Шумы в электронных усилителях 110 1.6.2 Джиттер и ошибка детектирования сигнала 114 3 1.6.3 Борьба с помехами 117 1.6.4 Передача цифровых сигналов 126 2 ФУНКЦИОНАЛЬНЫЕ УЗЛЫ 136 2.1 Общие сведения по функциональным узлам ЭВМ 136 2.2 Комбинационные узлы общего назначения 139 2.2.1 Мультиплексоры, демультиплексоры и шифраторы 139 2.2.2 Компараторы и преобразователи кодов 147 2.2.3 Арифметические узлы 153 2.2.4 Контроль передачи данных 170 2.3 Последовательностные устройства 176 2.3.1 Триггеры 176 2.3.2 Регистры 192 2.3.3 Счетчики импульсов 133 2.4 Синхронизация в цифровых устройствах 220 2.4.1 Логические состязания и жесткая синхронизация 221 2.4.2 Принципы и устройства адаптивной синхронизации 225 3 МИКРОСХЕМЫ ПАМЯТИ И ПРОГРАММИРУЕМОЙ ЛОГИКИ 238 3.1 Структуры полупроводниковых ЗУ 241 3.1.1 Классификация ЗУ 241 3.1.2 Структуры полупроводниковых ЗУ 245 3.1.3 Память с последовательным доступом 250 3.1.4 Логическая структура постоянного ЗУ 253 3.1.5 Применение программируемых ПЗУ 254 3.1.6 Объединение БИС ЗУ в модули памяти 257 3.1.7 Флэш-память 258 3.2 Элементы памяти 261 3.2.1 Элемент памяти статического ОЗУ 261 3.2.2 Элемент памяти динамического ОЗУ 263 3.2.3 Элементы памяти ПЗУ 266 3.3 Программируемые логические устройства 269 3.3.1 Базовые матричные кристаллы 269 3.3.2 Программируемые микросхемы PLD 271 4 3.3.3 Оперативно-перестраиваемые микросхемы FPGA 3.4 Автоматизация проектирования цифровых устройств 3.4.1 Этапы проектирования заказной БИС 3.4.2 Математические модели схем и принципы машинного расчета 3.4.3 Топологическое проектирование 276 283 283 286 302 ЗАКЛЮЧЕНИЕ 307 ВЫВОДЫ 310 РЕКОМЕНДУЕМАЯ ЛИТЕРАТУРА 316 5 ВВЕДЕНИЕ Развитие компьютеров базируется на создании аппаратных средств и на совершенствовании вычислительных процессов. Первое направление подразумевает разработку физических основ и схемных принципов построения логических, запоминающих и вспомогательных элементов компьютера и объединяется общим понятием - схемотехника ЭВМ. По существу, предметной областью схемотехники ЭВМ являются микроэлектронные устройства, оперирующие логическими двухуровневыми сигналами, поэтому рассматриваемые ниже схемы можно отнести к цифровой электронике. Современные компьютеры строятся на больших и сверхбольших интегральных схемах (БИС и СБИС), каждая из которых по функциональным и эксплуатационным возможностям превосходит целую машину первого поколения. В то же время сохраняется потребность и в интегральных схемах меньшей степени интеграции, которые применяются в качестве цифровых элементов систем автоматики и связи. Элементы и узлы современного компьютера изготавливаются с применением новых материалов, с использованием новых принципов представления информации и отличаются высокой производительностью, расширенными возможностями интерфейса, рядом признаков искусственного интеллекта. Наряду с заказными интегральными схемами узкого назначения, в которых достигаются предельные для данного уровня технологии характеристики, все более широкое распространение получают БИС с программируемой структурой, функциональные возможности которых потребитель ориентирует на решение частных задач. Логическую структуру некоторых БИС можно оперативно перестраивать в рабочем режиме аппаратуры. Для проектирования узлов и устройств компьютера и проверки их работоспособности применяются системы автоматизированного проектирования и моделирования. Можно сказать, что компьютеры ныне проектируются самими компьютерами с помощью человека. Поэтому для создания совер- 6 шенных цифровых устройств специалист в области компьютерной техники обязан владеть программным инструментарием. Материал учебного пособия отвечает требованиям государственного образовательного стандарта подготовки инженеров по специальности «Вычислительные машины, комплексы, системы и сети». В нем последовательно изложены принципы схемной реализации логических функций и методы построения цифровых узлов, а также освещены вопросы совместной работы элементов и узлов в составе ЭВМ. Цифровая схемотехника базируется на алгебре логики и микроэлектронике, поэтому автор посчитал уместным снабдить учебное пособие краткими сведениями по базовым полупроводниковым каскадам, планарной технологии изготовления микросхем, а также по аксиомам и правилам булевой алгебры. Каждый раздел учебного пособия представляет собой автономный учебный модуль, доступный для самостоятельного изучения. С целью закрепления знаний рекомендуется использовать данное учебное пособие в комплекте с учебно-методическим пособием по выполнению самостоятельных работ, разработанным как приложение к теоретическому материалу и содержащим описания практических и лабораторных работ с вариантами заданий, примерами и шаблонами выполнения. Лабораторные работы выполняются с помощью моделирующей программы Electronics Workbench, достоинствами которой являются интуитивный интерфейс и наглядность результатов исследования. Пособие подготовлено на кафедре вычислительных машин и систем Пензенской государственной технологической академии и является обобщением материалов лекций, читаемых автором студентам в течение ряда лет. 7 1 ЭЛЕМЕНТНАЯ БАЗА Со времени изобретения интегральных схем в 70-х годах прошлого века элементная база вычислительной техники стремительно развивалась благодаря успехам полупроводниковой технологии. Уже появились микросхемы, содержащие более миллиарда компонентов типа транзистора на одном кристалле. В то же время общие принципы построения цифровых схем остаются неизменными и по-прежнему основаны на булевой алгебре и применении стандартных функциональных узлов. Элементом цифрового устройства называют наименьшую функциональную часть, на которые можно разделить цифровое устройство при его проектировании и анализе. Набор элементов, объединенных общей конструкцией, технологией, способом представления информации, организацией связей образует систему элементов. Система должна быть функционально полной, чтобы реализовать любые логические функции путем суперпозиции простейших функций, предусмотренных системой. Элементы малой и средней интеграции содержат в едином корпусе наборы однотипных элементов с отдельными входами и выходами. Элементы высокой степени интеграции объединяют в одном корпусе наборы различных элементов, объединенных в законченные функциональные узлы. По функциональному назначению элементы делят на логические, запоминающие и специальные. Логические элементы выполняют логические функции и относятся к классу комбинационных схем, в которых выходной сигнал в некоторый момент времени зависит только от входных сигналов, действующих в тот же момент времени. Запоминающие элементы служат для хранения цифровой информации и относятся обычно к классу последовательностных схем, в которых выходные состояния определяются не только состояниями входов в данный момент времени, но и внутренним состоянием самой схемы. Специальные элементы обеспечивают сопряженную работу узлов и подсистем ЭВМ, они могут быть цифровыми, аналоговыми и цифроаналоговыми. 8 1.1 Полупроводниковые приборы и базовые каскады цифровой электроники Хотя современные БИС и СБИС содержат миллионы интегральных компонентов, принципы построения схем логических элементов и устройств на их основе остаются неизменными со времени создания первых вычислительных машин на дискретных полупроводниковых приборах. Конструкции самих приборов, материалы и технологии их изготовления непрерывно совершенствуются по пути достижения все более высокого быстродействия и снижения энергопотребления. Биполярные и униполярные транзисторы образуют две большие группы приборов, составляющих основу цифровой схемотехники. 1.1.1 Интегральные биполярные транзисторы и пассивные элементы Биполярный транзистор - полупроводниковый прибор для усиления электрических колебаний, выполненный на основе монокристаллического полупроводника (чаще кремния), содержащего три области с различной (электронной n (negative) и дырочной p (positive)) проводимостью. Слово «transistor» образовано фрагментами двух слов «transfer» и «varsistor», что по смыслу означает «управляемый резистор». Биполярный транзистор был изобретён в 1948 американцами У. Шокли, У. Браттейном и Дж. Бардином как альтернатива Коллектор Окна выводов электронным лампам. В зависимости от порядка расположения Эмиттер областей разного типа проводимости различают биполярные транзисторы p-n-p и n-p-n типов, Изоляция Эмиттер База Коллектор при этом последние являются технологически n+ n+ SiO2 p n более простыми при исполнении на кремнии. Типовая структура (топология и поперечное се- База n+ p Подложка чение) интегрального n-p-n транзистора показана Рисунок 1.5 – Интегральный биполярный транзистор 9 на рис.1.1. Транзистор изготавливается в типовом планарном процессе, краткие сведения по которому будут даны ниже, в изолированном «кармане» на границе области коллектора и подложки. Доступ к внутренним областям структуры – выводам эмиттера, базы и коллектора осуществляется через «окна» в изолирующем слое окиси кремния SiO2. Транзистор имеет два p-n перехода: база-эмиттер и база-коллектор, электрический режим его работы определяется состояниями этих переходов: режим отсечки характеризуется обратным смещением обоих переходов. Транзистор «закрыт», то есть ток через него не протекает; активный (линейный) режим характеризуется прямосмещенным состоянием эмиттерного и обратносмещенным – коллекторного переходов. В этом режиме проявляются усилительные свойства транзистора, когда относительно малый ток базы I б управляет большим током коллектора I к 0 I б , где 0 1 - коэффициент передачи тока базы по постоянному току в схеме с общим эмиттером (составляет обычно 50 – 200); в режим насыщения транзистор переходит из активного режима, когда по мере роста базового тока оказываются открытыми оба перехода, а ток коллектора достигает некоторого предела, устанавливаемого коллекторной нагрузкой ( I к 0 I б ). Основные электрические характеристики кремниевого биполярного транзистора в активном режиме представлены на рис.1.2. Проходная характеристика – зависимость выходного тока коллектора I к от входного напряжения база-эмиттер U бэ описывается выражением I к I S eU бэ T 1 I S eU бэ T , (1.1) где I S - обратный ток насыщения перехода база-эмиттер, T 26 мВ - температурный потенциал (физическая константа). Часто используется также входная характеристика – зависимость тока базы от напряжения база-эмиттер I б f U бэ , по форме совпадающая с проходной характеристикой, поскольку значение I к линейно связано со значением I б . Положение передаточной ха10 рактеристики зависит от напряжения между коллектором и эмиттером, однако влияние U кэ незначительно. Положение выходной характеристики – зависимости тока коллектора от напряжения коллектор-эмиттер I к f U кэ определяется входным напряжением U бэ (или, что то же самое, – входным током I б ). Чем больше входное напряжение, тем выше проходит выходная характеристика. Изменение коллекторного тока в зависимости от входного напряжения характеризуется крутизной S (размерность А/В) S dI к dU бэ U кэ const I к T , (1.2) увеличивающейся с ростом тока. Отмеченное перемещение рабочей точки на характеристиках (рис.1.2) объясняет усилительные свойства транзистора. Крутизна выходной характеристики в ее пологой области характеризуется дифференциальным выходным сопротивлением rкэ dU кэ dI к U бэ const UY I к , (1.3) где U Y - напряжение Эрли, численно равное абсциссе точки пересечения мысленного продолжения прямой пологого участка характеристики с осью U кэ . Для n-p-n транзистора оно составляет порядка 80 – 200 В. Iк, мА 4 Iк, мА 4 Uкэ ΔUкэ Iк Iб 3 3 2 2 1 1 Uкэ Uбэ ΔIк Uбэ = 0,7 В ΔIк=SΔUбэ Uбэ = 0,68 В Iэ 0 0 0,2 0,4 0,6 0,8 Uбэ ΔUбэ 1 2 3 4 5 6 7 8 9 Uкэ, В Рисунок 1.2 –. Семейства проходных и выходных характеристик Для описания входной цепи транзистора как нагрузки используют понятие дифференциального входного сопротивления rбэ dU бэ dI б U кэ const , (1.4) 11 которое определяется крутизной входной характеристики I б f U бэ в рабочей точке. Основная часть инжектируемого эмиттером электронного тока I э устремляется в коллектор, малая его часть во время прохождения области базы успевает рекомбинировать с дырками, давая ток базы I б . Таким образом, I э I к I б 0 I к 1 0 I б , (1.5) где 0 - коэффициент передачи тока эмиттера в схеме с общей базой (обычно порядка 0,98 – 0,995). Так как I к 0 I б , то очевидно, что 0 0 . 10 (1.6) Очевидно также, что коэффициенты передачи тока в транзисторе возрастают с уменьшением ширины базовой области, что является основанием для создания так называемых супер- транзисторов с тонкой базой. Скоростные свойства биполярного транзистора в линейном режиме отобра- log ,log β0 жаются частотными зависимостями коэффициентов передачи и (рис.1.3), которые могут быть аппроксимированы функциями однополюсника: 1 1 j , 1 0 , 1 1 j 0 0 T Рисунок 1.3 – Частотные характеристики транзистора где и - частоты среза, при которой и, соответственно, падают на 3 дБ (в 2 раз). Кроме параметра часто используется значение по- лосы пропускания транзистора – частоты единичного усиления T , на которой коэффициент передачи в схеме с общим эмиттером падает до единицы. Обычно для интегральных транзисторов T 1,4 , T 0 . Указанные скоростные свойства транзистора определяются временем жизни неосновных носителей в его базовой области и его межэлектродными 12 емкостями. Вопросы быстродействия транзистора в ключевой схеме будут рассмотрены позже при описании базовых каскадов переключательных схем. На базе транзисторной структуры могут выполняться диоды и пассивные элементы интегральных схем. В качестве диода может использоваться любой из p-n переходов транзистора, либо их параллельное соединение. Вольтамперная характеристика такого диода описывается выражением, сходным с выражением передаточной характеристики транзистора (1.1), I д I 0 e U д T 1 , в котором I 0 - тепловой ток перехода, пропорциональный его площади. Обратно-смещенный диод в виде, как правило, перехода база-эмиттер способен выполнять функции стабилитрона с напряжением электрического пробоя от 6 до 9 В. Распространенным элементом интегральной схемы является резистор, который может изготавливаться разными способами. Если к точности сопротивления резистора не предъявляется особых требований, то он может быть образован в едином с транзисторами процессе в виде объемного сопротивления диффузионной области базы или эмиттера (диффузионный резистор). При этом сопротивление резистора определяется сопротивлением слоя, в котором он располагается, и которое выражается в Ом/квадрат - сопротивлении единичного квадрата данного материала. Таким образом, сопротивление слоя Rсл является конструктивным параметром материала, с помощью которого, зная длину L и ширину W резистора, можно найти его полное сопротивление R Rсл L/W . Для базовой и эмиттерной областей Rсл равно соответственно 150 и 2,5 Ом. Конденсаторы также могут быть реализованы в виде обратно смещенных p-n переходов транзистора. В общем случае емкость такого конденсатора описывается приблизительным выражением C0 k n U, 13 где k – коэффициент пропорциональности, связанный с концентрацией примесей в окрестностях перехода, n 2...3 в зависимости от структуры перехода. Типовое значение удельной емкости при обратном напряжении 5 В составляет для перехода база-эмиттер 1000 пФ/мм2, база-коллектор - 120 пФ/мм2, коллектор-подложка - 60 пФ/мм2. 1.1.2 Интегральные униполярные транзисторы Униполярные (полевые) транзисторы используют единственные вид носителей заряда, перемещающихся по каналу между истоком и стоком под управлением напряжения на затворе (электрического поля). В зависимости от физической структуры области затвора полевые транзисторы разделяются на приборы с управляющим p-n переходом и приборы с изолированным затвором. Не вдаваясь в подробности, отметим, что наиболее приспособлены к нуждам цифровой схемотехники приборы второй категории, а именно полевые МОП транзисторы обогащенного типа с изолированным затвором. Схемы на таких транзисторах обходятся единственным однополярным источником питания, что обеспечивает естественное сопряжение каскадов и простоту их конфигурации. Аббревиатура МОП отражает структуру транзистора «Металл-Окисел-Полупроводник» с индуцированным каналом (рис.1.4). В микромощном диапазоне с токами сме- Затвор щения приборов порядка пико- и наноампер, свойственном современным сверхбольшим инте- Исток Сток гральным схемам, униполярные МОП транзисторы обладают преимуществами по сравнению с Затвор биполярными транзисторами как по энергопотреблению, так и по быстродействию. На рис.1.5 для сравнения показаны зависимости частоты единичного усиления биполярного и униполяр- Сток Исток p SiO2 p n Подложка Рисунок 1.4 – Интегральный МОП транзистор ного транзисторов от рабочего тока смещения. Значение fT обратно пропорционально времени пролета носителей через область базы биполярного тран14 зистора или через канал полевого транзистора и прямо пропорционально току коллектора или стока. В области больших токов fT интегрального биполярного транзистора оказывается выше fT МОП транзистора, поскольку время пролета базы с шириной в единицы ангстрем значительно меньше, чем время пролета канала МОП транзистора длиной в доли микрометра. В области меньших токов fT определяется, главным образом, емкостями транзисторов: Сзи и Сзс для МОП транзистора и емкостями p-n переходов Сбэ и Сбк биполярного транзистора, которые для МОП транзистора обычно много меньше. Поэтому в микромощных устройствах с субмикронными топологическими нормами предпочтительны МОП приборы. МОП транзисторы имеют также практически нулевой входной ток, что способствует снижению энергопотребления устройств. На рис.1.5. представлены условные графические обозначения вольтамперные и fT основные характеристики БТ МОП транзисторов. Стандартное (верхнее) обо- УТ значение относится к n-канальному транзистору. Поскольку в цифровых схемах исток, как правило, соединен с подложкой, то на рисунках допустимо использование показанных ниже упрощенных обозначений. При входном напряжении между за- I Рисунок 1.5 – Зависимость частоты единичного усиления транзистора от рабочего тока: БТ – биполярный, УТ – униполярный МОП твором и стоком больше порогового напряжения U t (за пороговое часто принимается напряжение затвор-исток U зи , при котором ток стока Iс равен 10 мкА) характеристики обычно описывают уравнениями Хофстайна: U си2 I C K U зи U t U си 2 2 K U зи U t I при C 2 при U си U зи U t , (1.7) U си U зи U t , 15 где К – удельная крутизна в А/В2. Первое уравнение в (1.7) относится к «линейной» (крутой) области работы, располагающейся на семействе выходных характеристик левее показанной пунктиром границы U си U зи U t . Второе уравнение описывает поведение транзистора в области «насыщения» (пологий участок) – проходную характеристику I c U зи . Важным параметром МОП-транзистора является крутизна S, определяемая как отношение приращения тока стока dIс к вызвавшему это приращение изменению входного напряжения dU зи . В обеих областях S dI c dU зи KU си . n-канальный I Сток с Затвор Uзи Iс Iс Uси=Uзи– Ut Uзи – Ut =2,0В Uси Uзи – Ut =1,5В Подложка Исток n-канальный p-канальный Сток Затвор Исток Uзи – Ut =1,0В Исток Uзи – Ut =0,5В Uзи – Ut =0 Затвор Сток 0 Ut Uзи 0 Uси Рисунок 1.6 – Проходная и семейство выходных характеристик МОП транзистора Динамические свойства МОП-транзисторов, определяемые их частотой единичного усиления fT , сопротивлением канала Rси и межэлектродными емкостями Сзи, Сзс, Сси, Спс, зависят от конструкции приборов, в частности в высокочастотных схемах применяются транзисторы с коротким каналом. 1.1.3 Базовые каскады цифровых интегральных схем Проектирование интегральных схем имеет ряд особенностей, одни из которых можно рассматривать как недостатки, а другие – как достоинства технологии. К числу недостатков относятся значительный технологический разброс и сильные температурные зависимости параметров компонентов, практическая невозможность выполнения катушек индуктивности. Как достоинства следует отметить идентичность параметров выполняемых в еди16 ном технологическом процессе компонентов с одинаковой топологией, а также отсутствие ограничений на число активных компонентов. В отличие от аналоговых схем, оперирующих «малыми» сигналами в пределах их линейного диапазона, цифровые схемы реализуют логические (переключательные) функции, принимают и вырабатывают «большие» сигналы. Следовательно, выходы цифровых схем могут принимать лишь одно из двух противоположных статических состояний, обычно низкого UL (L – Low) и высокого UH (H – High) уровней напряжения, которым приписываются значения логических «0» и «1». Рассмотрим некоторые базовые схемные решения, получившие распространение в интегральных схемах вычислительных устройств. Ограничимся описанием схем на основе биполярных транзисторов, заметив, что каждая из них имеет свой аналог на полевых транзисторах. Ключ с общим эмиттером Закрытое состояние транзистора VT в схеме простого ключа (рис.1.7) удерживается близким к нулю низким уровнем входного напряжения U I U IL , поскольку для открывания кремниевого транзистора необходимо напряжение на базе не менее 0,6 – 0,65 В (см. рис.1.2). Транзистор работает в режиме, близком к режиму отсечки, когда оба его p-n перехода закрыты. Пренебрегая обратным током коллекторного перехода ( I к 0 ), можно считать, что выходное напряжение высокого уровня равно напряжению питания U OH E (здесь и далее индекс I (Input) относится к входу), а индекс О (Output) – к выходу схемы. В присутствии на входе высокого уровня напряжения U I U IH , существенно превышающего необходимое для открывания транзистора напряжение U бэ , он открыт и работает в режиме насыщения. В таком режиме открыты оба p-n перехода, а протекающий в область базы ток I б1 U IH - U бэ Rб превышает значение, необходимое для обеспечения коллекторного тока I кн E - U кэн Rк , 17 т.е. I б1 I кн . Здесь индексы «н» относятся к режиму насыщения, U кэн - напряжение коллектор-эмиттер насыщенного транзистора, редко превышающее 0,3 В. Таким образом, на выходе обеспечивается низкий уровень напряжения U OL U кэн 0,3В . UI UIH UIL Е t Iб Rк Iк Iб1 Iб2 UO t Rб UI VT Iб Сн UOH UO UOL tpf tf tpr tr t Рисунок 1.7 – Переходные процессы в транзисторном ключе с общим эмиттером Динамические процессы в схеме иллюстрируются временными диаграммами напряжений и токов (рис.1.7). После появления высокого уровня напряжения на входе начинается процесс включения транзистора с переходом его выходного напряжения от высокого к низкому уровню. Он занимает два этапа: задержка спада t pf (p – propagation, задержка, f – fall, спад), связанная с процессом заряда входной емкости транзистора – суммарной емкости переходов ( Cк С э ) током I б1 через резистор Rб ; формирование спада выходного напряжения продолжительностью t f в процессе нелинейного разряда емкости нагрузки Cн и емкости коллекторного перехода Cк током коллектора I к I б1 за вычетом тока, протекающего через резистор Rк . После завершения спада транзистор оказывается в режиме насыщения и происходит процесс накопления неосновных носителей заряда в области базы постоянным током базы I б1 . Накопленный заряд составит в итоге 18 Qнак I б1 нак , где нак - постоянная времени накопления транзистора данного типа, а длительность процесса накопления ~ 3 нак . При смене уровня входного напряжения на низкий происходит процесс выключения транзистора, в котором также можно выделить два этапа: рассасывание избыточного заряда Qнак из области базы, которое осуществляется базовым током I б 2 U бэн U IL Rб противоположного направления. Продолжительность этапа t pr (r – rise, нарастание) зависит от постоянной времени рассасывания рас нак 2...61 и соотношения между насыщающим и рассасывающим токами базы I б1 и I б 2 . Важно отметить, что время рассасывания t pr обычно существенно превосходит остальные временные интервалы этапов переключения транзистора, оно ограничивает быстродействие схем с насыщающимися транзисторами. Поэтому часто принимаются схемные меры предотвращения насыщения путем шунтирования коллекторного перехода транзистора диодом Шоттки с малым прямым падением напряжения, который не дает возможности открыться коллекторному переходу; формирование фронта выходного напряжения, которое занимает время tr . Если пренебречь собственной емкостью коллекторного перехода (что не всегда справедливо), то tr 3Rк Cн . Схема транзисторного ключа является составной частью многих более сложных логических, триггерных и генерирующих узлов. Заметим, что если низкий и высокий уровни входного и выходного напряжений одинаковы, то схема ключа выполняет, по существу, функции инвертора. Эмиттерный повторитель Схема с общим коллектором или эмиттерный повторитель (рис.1.8) применяется, главным образом, для согласования выхода маломощного источника сигнала с низкоомной нагрузкой. Принцип действия схемы основан на том, что потенциал эмиттера при открытом транзисторе отличается от по19 тенциала базы на почти постоянное падение напряжения перехода базаэмиттер транзистора U O U I U бэ . Это означает, что переменные колебания входного Е напряжения проходят на выход без изменения. Коэффи- UI VT циент усиления схемы по напряжению KU UO dU O 1 , dU I 1 1 S Rэ rкэ Rэ где параметры транзистора S и rкэ определяются формулами (1.2) и (1.3), стремится к единице при всегда вы- Рисунок 1.8 - Эмиттерный повторитель полняющемся условии Rэ 1 S . Входное сопротивление эмиттерного повторителя равно 1 rв х Rэ Rэ и достаточно высоко (сотни кОм), в то время как выходное S сопротивление очень мало: rв ых 1 1 Rэ T . Так при токе 10 мА rвых составS S Iк ляет всего 2,6 Ом. Схема Дарлингтона Если в эмиттерном повторителе усиление по току β оказывается недостаточным, то основной транзистор дополняют еще одним транзистором, получая составной транзистор, известный как схема Дарлингтона. При этом возможно объединение двух транзисторов одного типа проводимости, либо объединение комплементарных (взаимодополняющих) транзисторов разного типа проводимости (рис.1.9). В первом случае (схема «а») базовый К* Б* терному току транзистора VT1, поэтому коэффициент передачи тока становится равным * 12 . Б* VT1 ток транзистора VT2 равен эмит- а) Э* VT1 VT2 VT2 Э* К* б) Рисунок 1.9 – Варианты схемы Дарлингтона 20 Дифференциальное входное сопротивление, определяемое для единственного транзистора формулой (1.4), также резко возрастает и составляет rбэ rбэ1 1rбэ2 . Для того, чтобы транзистор VТ2 быстрее закрывался, часто его переход базаэмиттер шунтируют резистором. Функции комплементарной схемы Дарлингтона (схема «б») определяются транзистором VT1 - схема в целом ведет себя как p-n-p транзистор с эквивалентными параметрами обычной схемы Дарлингтона за исключение дифференциального входного сопротивления, которое равно rбэ1 . Источник стабильного тока и «токовое зеркало» В теории электрических цепей используется понятие идеального источника тока, который не зависит от падения напряжения на нагрузке. Таким свойством обладает гипотетический источник с бесконечно большим внутренним сопротивлением. Практическим источником тока для определенного интервала выходных напряжений может служить транзистор, который, как следует из его выходных характеристик (рис.1.2), имеет большое дифференциальное выходное сопротивление со стороны коллектора. Схема источника стабильного тока (рис.1.10а) построена на основе усилительного каскада с общим эмиттером и +U Е RН VT Нагрузка RH включена в коллекторную неизменным, пока транзистор остается в активной линейной области. Выходное сопротивление схемы равно RН Rб Rб1 отрицательной обратной связью по току. цепь, ток в которой поддерживается +U Е Rб2 Rэ Uб I0 Iб Iб βIб Iк =βIб VT1 VT2 а) б) Рисунок 1.10 - Источник тока (а) и «токовое» зеркало (б) Rэ 1 rкэ . rв ых rкэ 1 R R r R б1 б2 бэ э 21 Повышению выходного сопротивления способствует уменьшение дифференциального сопротивления цепи базового смещения, для чего резистор Rб2 можно заменить стабилитроном ( Rб1 Rб 2 0 ). Вторая полезная схема («б» на рис.1.10) носит название «токового зеркала» и служит как бы для отражения тока – получения тока той же величины, но противоположного направления. Обычно такая схема применяется для выравнивания втекающего и вытекающего токов одного источника тока, например, в устройствах адаптивной синхронизации, речь о которых будет идти в главе 2. В токовом зеркале применяется пара идентичных транзисторов VT1 и VT2, каковыми можно считать одноразмерные транзисторы интегральных схем. Непосредственно из рассмотрения протекающих токов видно, что I I б 2I б , I к I б , откуда следует Iк 2 I0 I0 . Таким образом, вытекающий ток I0 преобразуется токовым зеркалом во втекающий ток Iк с тем же абсолютным значением. Дифференциальный каскад Дифференциальный каскад является базо- +Е1 вой схемой полупроводниковых усилителей, компараторов, логических элементов эмиттерно- связанной логики. В базовом варианте он пред- Rк1 Rк2 UO2 UO1 UI1 VT1 VT2 UI2 ставляет собой балансную схему из транзисторов VT1 и VT2 с общей цепью эмиттерного смещения, предназначенную для усиления разности между двумя входными напряжениями U I 1 и U I 2 Rэ Iэ -Е2 Рисунок 1.11 – Дифференциальный каскад (дифференциального входного напряжения U I U I 1 U I 2 ) (рис.1.11). Схема имеет два противофазных выхода U O1 и U O 2 (дифференциальный выход 22 U O U O1 U O 2 ), при этом могут использоваться как оба выхода, так и лишь один из них. Роль источника тока смещения может исполнять резистор Rэ , подключенный к источнику питания –Е2. В отсутствии входного сигнала ( U I 0 ) схема находится в состоянии баланса, общий эмиттерный ток I э распределяется равномерно между плечами каскада. Пренебрегая базовыми токами, можно считать I к1 I к 2 I э 2 . Поскольку падения напряжения на коллекторных резисторах Rк1 , Rк 2 одинаковы, то выходное дифференциальное напряжение U O равно нулю. Положение не изменяется, если оба входных напряжения получат одинаковые приращения (синфазный сигнал), поскольку коллекторные токи транзисторов остаются равными. Изменение температуры и питающего напряжения не искажает баланса каскада. При появлении малого дифференциального сигнала U I на входах 1 1 возникают приращения напряжения U I 1 U I и U I 2 U I . Ввиду 2 2 симметрии каскада можно считать, что потенциал объединенных эмиттеров остается неизменным, и, следовательно, напряжения на переходах базаэмиттер транзисторов получают те же разнополярные приращения 1 U бэ1 U бэ2 U I . Каждое плечо каскада работает как каскад с общим 2 эмиттером, для которого коэффициент усиления по напряжению (см. (1.2)) равен KU 1 I R r 1 S Rк rкэ э к кэ , 2 4T KU 2 K U 1 . Следовательно, полный коэффициент усиления малого дифференциального входного сигнала с учетом Rк rкэ составляет KU KU 2 KU 1 I э Rк . 2T 23 В цифровой технике дифференциальный каскад используется чаще в режиме «большого» сигнала, когда ток смещения Iэ переключается полностью из одного плеча в другое, и проявляется нелинейность передаточной характеристики транзисторов (1.1): I к1 I S eU Из (1.8) следует, что I к2 I к1eU T бэ1 бэ1 U бэ2 , I к2 I S eU T I к1eU бэ 2 T I T . (1.8) . Поскольку I к1 I к 2 I э , то ток I к 1 можно записать как I к1 Iэ 1 e U . T I (1.9) Проведем далее некоторые преобразования с целью приведения выражения к форме, содержащей табулированную функцию гиперболического тангенса thz e z e z e z e z : Iэ Iэ Iэ Iэ 2e U 2 I к1 U 2 1 e U 1 e 2 U 2 1 e U 2 e U 2 2 e e U I э e U 2 e U 2 e U 2 e U 2 2 e U 2 e U 2 I э e U 2 e U 2 e U 2 e U 2 Iэ U I . 1 th 2 e U 2 e U 2 2 2T I I I T T I I T I I T I I I T I T T I I I T I T I 2T T T T T T T I I T I T (1.8) T Форма передаточной характеристики, построенная по формуле (1.8), представлена на рис.1.12. Зона активного участка характеристики, на котором токи в транзисторах изменяются от 0,1 Iэ до 0,9 Iэ, занимает промежуток I Iэ от -2,2φТ до +2,2φТ, ширина этой зоны Iк2 Iк1 для кремниевых транзисторов составляет примерно 114 мВ. Высокий уровень выходных напряжений в плечах каскада после его полного переключе6 ΔUI/φT ния равен напряжению источника пи- -6 тания Рисунок 1.12 – Передаточная характеристика дифференциального каскада U OH E1 , низкий уровень -4 -2 0 2 4 U OL E1 I э Rк . В данном режиме каскад 24 выполняет по существу функции компаратора, сравнивающего пару входных напряжений. Операционные усилители Операционным усилителем (ОУ) называют усилитель постоянного напряжения, обладающий близкими к идеальному усилителю свойствами: коэффициентом усиления, который настолько высок (десятки и сотни тысяч), что его можно считать бесконечным; чрезвычайно высоким входным сопротивлением (единицы, десятки и даже сотни мегаом); очень низким выходным сопротивлением, которое в большинстве применений можно считать нулевым. Благодаря таким уникальным свойствам операционный усилитель находит применение в качестве активного звена аналоговых вычислительных устройств, функцио- UI1* нальных преобразователей, компараторов, генера- UI1 торов. Перечисленные функции осуществляются с помощью пассивных цепей обратной связи, которые и определяют параметры и характеристики устройств на ОУ. Каскады интегральных ОУ стро- Z1* * Z2 +E1 Z1 UO DА UI2 R3 R4 -E2 Рисунок 1.13 – Базовая схема включения ОУ ятся, как правило, на основе дифференциальных усилителей, выход оборудуется усилителем мощности. Питание ОУ обычно осуществляется равными по абсолютной величине разнополярными напряжениями +Е, -Е. Во многих микросхемах ОУ питание осуществляется источниками E1 15B, E2 -15B с тем, чтобы гарантированный размах выходного напряжения составлял от -10В до +10В. На рис.1.13 представлена базовая схема включения ОУ, функциональное назначение которой определяется окружающими ОУ пассивными элементами Z1, Z2, R3, R4. В табл.1.1 приведены значения параметров пассивных элементов, варианты подключения входов и характер реактивных элементов Z1, Z2, обеспе25 чивающих выполнение различных функций схемы. Обозначения в таблице соответствуют: «┴» - 0В (операционная земля), «0» - короткое замыкание ( R 0 ), «∞» - разрыв цепи ( R ). Показанные на схеме пунктиром вход U *I1 и сопротивление Z1* вводятся в схему сумматора. В ряде случаев (например, в усилителях мощности) в качестве токовых выходов ОУ могут использоваться его выводы питания. Таблица 1.1 Функция Назначение Характер и значение пара(подключеметра пассивного элемента ние) входов U I 1 U *I1 U I 2 Z1 R3 Z2 R4 Z1* Масштабный усилитель ┴ - UI R1 - R2 0 ∞ Инвертор UI - ┴ R1 - R2 0 ∞ Сумматор U I1 U *I1 ┴ R1 R1* R2 0 ∞ Разностный уси- U I 1 литель Интегратор UI - UI2 R - R R R - ┴ R - С 0 ∞ Дифференциатор - ┴ С - R 0 ∞ UI Математическая запись функции R U O U I 1 2 R1 R U O U I 2 R1 U U* U O R2 I 1 I*1 R1 R1 UO U I 2 U I1 1 U I dt RC dU I U O RC dt UO Триггеры Триггером называется бистабильная схема, которая может находиться в одном из двух устойчивых состояний. Он относится к классу релаксационных устройств с положительными обратными Е связями. Этим состояниям в цифровых приложениях можно приписать значения «0» и «1», а сам триггер использовать в качестве элемента Rк Rб Rк Rб Q Q VT2 VT1 памяти. Схема простейшего триггера, выполненного на паре транзисторных ключей с перекрестными обратными связями, показанная на S R Рисунок 1.14 – RS-триггер 26 рис.1.14, имеет два входа S (Set - установка) и R (Reset - сброс) и два противофазных выхода Q и Q . При включении питания в базовых цепях обоих транзисторов возникают токи, стремящиеся открыть их. Ввиду некоторой асимметрии реальной схемы один из транзисторов открывается быстрее, потенциал его коллектора уменьшается, что приводит к закрыванию второго транзистора. Установившееся состояние открытого до насыщения одного (например, VT1) и закрытого другого (VT2) транзисторов является устойчивым и поддерживается благодаря перекрестным положительным обратным связям. Для перевода схемы в нужное состояние необходимо подать положительный импульс в базовую цепь до того закрытого транзистора (для приведенного примера – на вход R). Тогда открывается транзистор VT2, напряжение на его коллекторе становится низким, что приводит к закрыванию транзистора VT1. Достигнутое состояние также является устойчивым. Другой распространенной в цифровой технике релаксационной схемой является триггер Шмитта, который также может находиться в двух устойчивых состояниях при одном и том же входном +Е напряжении. Это достигается за счет организации Rк1 Rк2 UO цепи положительной обратной связи, обеспечивающей гистерезис передаточной характеристики R1 U O f U I . Вариант схемы на основе дифференци- UI VT1 VT2 ального каскада (рис.1.15) имеет цепь обратной Rэ связи в виде делителя напряжения R1,R2. При низком уровне входного напряжения UI R2 UO UOН транзистор VT1 закрыт, поэтому потенциал базы транзистора VT2 – напряжение высокого порога UthH передаточной характеристики поддерживается равным UOL UthL UthH UI Рисунок 1.15 – Триггер Шмитта 27 U thH E R2 . Rк1 R1 R2 Ток смещения каскада, равный I э U thH U бэ Rэ , протекает в правое плечо каскада и создает падение напряжения на Rк2, обеспечивающее низкий уровень напряжения на выходе U OL E I э Rк . Переключение схемы происходит после возрастания входного напряжения до порогового уровня UthH, при этом транзистор VT1 открывается, а ток смещения устремляется в левое плечо каскада, создавая на Rк1 дополнительное падение напряжения U к1 -I э Rк1 . Это приводит к снижению потенциала базы VT2 до напряжения низкого порога UthL, которое составит уже U thL U thH - U к1 R2 . R1 R2 Соответствующим выбором сопротивлений резисторов можно добиться, чтобы транзисторы схемы работали без насыщения, что существенно повышает быстродействие. Мультивибратор Классические схемы мультивибратора и одновибратора (ждущего мультивибратора), получающиеся из схемы триггера заменой обоих или одного (для одновибратора) резисторов в перекрестных обратных связях конденсаторами. Однако такие схемы не приспособлены к интегральной технологии, они недостаточно стабильны и требуют дополнительных выводов микросхем для подключения конденсаторов. По этой причине в интегральной схемотехнике применяется большей частью мультивибратор с эмиттерной связью, упрощенная схема которого представлена на рис.1.16. Устройство содержит транзисторы VT1, VT2, образующие благодаря перекрестным коллекторно-базовым связям схему триггера, эмиттеры транзисторов связаны посредством времязадающего конденсатора С. Диоды VД1 и VД2 в коллекторных цепях ограничивают перепады импульсов на выходах 28 Q и Q .Транзисторы VT3, VT4 в эмиттерных цепях транзисторов триггера выполняют роль источников тока Iэ, величины которых можно сопряженно изменять общим управляющим напряжением Uу: I э U у U бэ Rэ . Е Rк E VD1 Uк1 Rк VD2 Uэ1 Q Q VT1 VT2 C VT4 VT3 3 E Uк2 Uэ2 2 1 Iэ Rэ Uу Iэ t t Rэ Uс = Uэ1 - Uэ2 0 t Рисунок 1.16 – Мультивибратор с эмиттерной связью В триггере VT1, VT2 в любой момент времени один транзистор открыт, а второй закрыт. Пусть, например, открыт транзистор VT1, и через него протекает ток Iэ коллектора VT3 и ток Iэ коллектора VT4, который, проходя через времязадающий конденсатор C, перезаряжает его со скоростью dU dt I э C . Поскольку потенциал открытого транзистора VT1 фиксиро- ван на уровне U э1 E U бэ , то линейно понижается потенциал эмиттера VT2. Процесс продолжается до момента, когда транзистор VT2 откроется, а именно когда его эмиттерный потенциал достигнет U э1 E U д1 U бэ2 E 2U бэ (точка 1 на диаграмме Uэ2). Ввиду появления тока в транзисторе VT2 потенциал его коллектора понижается, что инициирует процесс закрывания транзистора VT1. В результате схема лавинообразно переключается в противоположное состояние закрытого VT1 и открытого VT2. Потенциал коллектора VT1, до того равный U к1 E U д1 , повышается до уровня питающего напряжения Е, поэтому на величину U д1 повышается и потенциал эмиттера транзистора VT2. Повышение потенциала происходит скачком вследствие лавинообразного процесса переключения схемы, поэтому перепад напряжения раз29 махом в U д1 U бэ (точки 1-2 на временной диаграмме) проходит через конденсатор С на эмиттер VT1. После этого начинается цикл перезаряда конденсатора C током Iэ коллектора VT3 обратного направления. На эмиттере VT1 начинается формирование линейно-спадающего участка напряжения, который продолжается до точки 3 на эпюре Uэ1, когда произойдет очередное переключение схемы. Таким образом, перепад напряжения на конденсаторе составляет 2Uд (Uд Uбэ), а полупериод колебаний и равен и 2U бэС I э , а частота f 1 2 и I э 4U бэС . Частоту импульсов мультивибратора можно перестраивать изменением напряжения Uу, определяющего ток Iэ. 1.1.4 Краткие сведения по технологии и конструкции микросхем Основу технологии изготовления интегральных микросхем составляет планарный процесс, в соответствии с которым компоненты микросхемы и связи между ними формируются в едином технологическом процессе на поверхности кристалла кремния. Термин планарный применяется, чтобы подчеркнуть то обстоятельство, что после поэтапного распространения процесса в толщу кремниевой подложки поверхность полупроводника остается практически плоской. Планарная технология обеспечивает возможность одновременного изготовления в едином технологическом процессе огромного числа дискретных полупроводниковых приборов на одной подложке, что позволяет существенно снизить их стоимость. При изготовлении на одной пластине идентичных приборов параметры всех приборов оказываются близкими. Ограничителем является только площадь подложки, поэтому диаметр подложек по мере развития технологий производства подложек стремятся уве- 30 личивать. Сама подложка изготавливается механической нарезкой круглых пластин – «вафель» диаметром до 130 мм. Планарная технология состоит из пяти основных независимых этапов: 1) эпитаксиальное наращивание монокристалла кремния на подложку из природного кремния; 2) пассивирование поверхности; 3) фотолитографирование; 4) диффузия; 5) осаждение тонких пленок. Эти этапы иллюстрируются поперечным сечением кремниевой пластины после выполнения очередного этапа (рис.1.17). Эпитаксиальный слой p n n p p а) б) Металлизация соединений n p p Окисный слой в) p-n переход n p Окно для диффузии p n p е) д) г) Рисунок 1.17 – Основные этапы планарной технологии: а – подложка p-типа, б – эпитаксиальное наращивание, в – оксидирование, г – травление, д – диффузия, е - металлизация Эпитаксиальное наращивание производится с целью получения на поверхности подложки (рис.1.17а) кристаллической решетки монокристаллического кремния путем осаждения из газовой фазы слоев атомов кремния. Благодаря введению определенного количества примесей в газовый состав получается эпитаксиальный слой заданной толщины и типа проводимости (рис.1.17б). Эпитаксиальное наращивание выполняется в специальной печи реакторе, в которой кремниевая вафля с очищенной и химически отполиро31 ванной поверхностью подвергается нагреву до температуры, при которой происходит диффузионный процесс. При этом происходит химическая реакция восстановление с выделением атомов кремния, осаждающихся на подложку и образующих продолжение исходной кристаллической решетки. Пассивирование (оксидирование) осуществляется для создания на поверхности эпитаксиального слоя изолирующего слоя двуокиси кремния SiO2 (рис.1.17в), который препятствует проникновению в кремний вредных примесей. Этот этап выполняется термическим способом в процессе пропускания над пластиной горячего кислорода. Полученный пассивирующий слой служит для защиты p-n переходов и изоляции поверхности кристалла. С помощью фотолитографирования образуется маска, используемая для селектирующего травления окон в пассивирующем слое SiO2 с последующей диффузией примесей через эти окна. Предварительно с помощью компьютерных средств разрабатывается топология интегральной схемы, которая далее расчленяется на несколько отдельных масок, каждая из которых соответствует одному этапу технологического процесса. Полученные маски уменьшают до размеров кристалла, и в таком виде печатают на прозрачном стекле. Чтобы изготавливать одновременно множество кристаллов, изображения масок мультиплицируют, чтобы перекрыть поверхность всей кремниевой вафли. Затем маска со стеклянной пластины переносится на поверхность пластины. Для этого поверхность вафли сначала покрывают светочувствительным слоем фоторезиста, а затем приложенную стеклянную маску экспонируют ультрафиолетовым светом. В результате засвеченные участки фоторезиста полимеризируются и становятся устойчивыми к действию травящего раствора. Неэкспонированные участки фоторезиста удаляются, и на поверхности вафли остается рисунок маски из фоторезиста. Далее путем химического травления удаляются участки SiO2, не защищенные фоторезистом, и образуются контактные окна для диффузии (рис.1.17г). Точно так же впоследствии изготавливается рисунок и для металлических межсоединений. 32 Следующим этапом процесса является диффузия примеси через окна, которая производится при высокой температуре, в результате чего в толще монокристаллического кремния формируется p-n переход (рис.1.17д). Тип проводимости отдельных областей кристалла определяется диффундируемой примесью. Для образования области p-типа вводятся атомы элементов III группы периодической системы Менделеева (бор, алюминий, галлий, индий). Для образования области n-типа вводятся примеси из элементов V группы (фосфор, мышьяк, сурьма). Заключительным этапом процесса является выполнение металлических контактов и проводников путем осаждения тонкой металлической пленки. Для осаждения подложка вместе с испаряемым материалом (алюминий, золото, серебро) помещается под колпак, где создается высокий вакуум. Затем материал нагревают с помощью электрического нагревателя до его испарения. Часть молекул испаряемого материала осаждается на поверхность вафли, после чего способом фотолитографии формируется рисунок контактов и межсоединений. Схемы чередования технологических операций и циклов бывают достаточно сложны, а их количество может измеряться десятками. По завершении операций по формированию приборов на пластине производится разделение пластины на малые кристаллы, содержащие единственный готовый прибор. Разделение осуществляется путём процарапывания пластины на глубину 2/3 от ее толщины алмазным резцом или лучом лазера с последующим раскалыванием по процарапанной линии. Этот принцип разделения дал название всей операции разделения пластин на кристаллы - «скрайбирование» (от англ. scribe — царапать). После прорезания рисок пластины разламывают на кристаллы, например, путем прокатки между цилиндрическими валиками. Далее кристаллы присоединяют к основанию корпуса методами приклеивания или сплавления, обеспечивающими хороший теплоотвод, и путем сварки присоединяют к 33 кристаллу выводы корпуса. В корпусе кристалл герметизируется для защиты от внешних климатических воздействий. Выбор типа корпуса диктуется условиями эксплуатации микросхемы, микросхемы в аппаратуре общего назначения обычно располагают в пластмассовых корпусах, в аппаратуре специального назначения могут использоваться микросхемы в керамических, металлокерамических и металлических корпусах. На рис.1.18 приведены некоторые часто используемые корпуса микросхем. Корпус DIP (Dual In-line Package) предназначен для монтажа в отверстия печатной платы. Имеет прямоугольную форму с двумя рядами выводов по длинным сторонам. Может быть выполнен из пластика или керамики (CDIP). Корпус SOIC (Small-Outline Integrated Circuit), а также SOP (SmallOutline Package), предназначен для поверхностного монтажа, занимает на печатной плате на 30-50% меньше площади чем аналогичный корпус DIP, а также имеет на 50-70% меньшую толщину. Корпус PLCC (Plastic Leaded Chip Carrier) и СLCC (Ceramic Leaded Chip Carrier), имеющий квадратную форму с расположенными по краям контактами, служит для установки в специальную панель (часто называемую «кроваткой»). Обычно в обозначении корпуса также указывается число выводов. а) б) в) Рисунок 1.18 – Типовые корпуса интегральных микросхем: а – DIP, б – SOIC, в - PLCC 34 1.2 Логические операции и логические элементы 1.2.1 Общие сведения по логическим операциям и алгебре логики Функции алгебры логики или булевой алгебры (в честь английского математика Д.Буля (1815-1864), разработавшего основные ее положения) принимают значения 1 или 0 в зависимости от значений своих аргументов. Логическая функция может быть задана словесным описанием, таблицей истинности или алгебраическим выражением. Как бы ни была сложна логическая связь между логической функцией и ее аргументами, эту связь всегда можно представить в виде совокупности нескольких простейших логических операций, составляющих булевский базис. К основным операциям, которые выполняют логические элементы (вентили) в цифровых устройствах, относятся (рис.1.19): дизъюнкция , выполняемая над двумя или более аргументами. Операция читается «x или y» и выполняется дизъюнктором (вентилем ИЛИ); конъюнкция или , выполняемая над двумя или более аргументами. Операция выполняется конъюнктором (вентилем И); инверсия (отрицание) , выполняемая над одним аргументом. Операция реализуется инвертором (вентилем НЕ); исключающее ИЛИ , выполняемая над двумя аргументами. Операция, означающая по сути арифметическое сложение, реализуется вентилем ИСКЛЮЧАЮЩЕЕ ИЛИ. z x y x 0 0 1 1 y 0 1 0 1 1 z 0 1 1 1 z x y x y x 0 0 1 1 y 0 1 0 1 & z 0 0 0 1 zx z x y x 0 1 x 0 0 1 1 z 1 0 1 y 0 1 0 1 z 0 1 1 0 =1 Рисунок 1.19 – Основные логические операции и логические элементы 35 На схемах логические вентили изображаются прямоугольниками, входы всегда показываются слева, выходы – справа, кружком обозначается инверсия сигнала. Условное графическое обозначение (УГО) вентиля на функциональной схеме может быть повернуто на 90 по часовой стрелке. В исключительных случаях на рисунках допускается поворот УГО на 180о, однако в этом случае следует входы показать стрелками. Алгебра логики базируется на нескольких аксиомах, из которых вытекают законы преобразования логических переменных. Каждая аксиома представлена в двух видах, что вытекает из принципа дуальности логических операций, согласно которому операции конъюнкции и дизъюнкции допускают взаимную замену, если одновременно инвертировать аргументы («1» заменить на «0», и «0» на «1»), а знаки «» и «» взаимно поменять. Аксиомы: операции отрицания: 0 1 , 1 0 ; операций конъюнкции и дизъюнкции: 0 0 0 , 1 1 1 ; 1 0 0 1 0 , 1 1 1; 1 1 1 , 0 0 0. Основные законы: 1) переместительный a b b a , ab b a; 2) сочетательный abc abc abc , a b c a b c a b c ; 3) тавтологии aa a , aa a; 4) обращения если a b , то a b; 5) двойной инверсии aa 6) нулевого множества 36 a0 0, a0 a; 7) универсального множества a 1 a , a 1 1 ; 8) дополнительности aa 0, a a 1; 9) распределительный ab c ab ac , a bc a ba c; 10) поглощения a ab a , aa b a ; 11) склеивания a b a b a , ab ab a ; 12) инверсии (де Моргана) ab a b, или a b a b , a b a b , a b a b ; 1.2.2 Минимизация логических функций Перед технической реализацией логических функций их стараются упростить, чтобы сократить затраты оборудования. Рассмотрим простой пример реализации функции y трех аргументов a, b, c, заданной таблицей истинности (табл.1.2). Непосредственно из таблицы можно видеть, что функция истинна (y = 1) в строках, в Таблица 1.2 a 0 0 0 0 1 1 1 1 b 0 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 y 0 1 0 1 0 1 1 0 которых или abc 1 , или abc 1 , или abc 1 , или abc 1 , что можно записать одним уравнением в так называемой форме СДНФ (совершенная дизъюнктивная нормальная форма): y abc abc abc abc . Форма СДНФ представляет собой дизъюнкцию конъюнкций, в каждую из которых входят все без исключения аргументы в прямом или инверсном виде. Построение устройства «в лоб» по СДНФ дает достаточно сложную схе37 му, показанную на рис.1.20. Если подвергнуть ту же функцию некоторым преобразованиям с использованием аппарата алгебры логики, то можно упростить структуру устройства: y abc abc abc abc с ab ab ab ab законов алгебры с a b b a b b c a a c. Применение логики в общем случае не гарантирует 1 a 1 получение самой простой формулы и минимально возможной структуры. b Наилучшее упрощение схемы достигается минимизацией функции с це- 1 c лью получения минимальной дизъюнктивной нормальной формы (МДНФ). Для минимизации разработано несколько способов, все они при- 2 4 2 5 & 3 2 3 5 4 & 1 5 4 3 & 1 3 5 & & y Рисунок 1.20 – Логическая структура устройства водят к одному и тому же результату. Если число аргументов не превышает шести, то наиболее удобным будет применение графического метода карт Карно. Суть его заключается в переносе значений функции из строк таблицы истинности в клетки некой матрицы, координаты клетки определяются значениями аргументов. На карту Карно в так называемом циклическом коде Грея заносятся минтер- a bc y 00 01 11 10 мы (конъюнкции). При этом координаты смежных 0 0 1 1 0 клеток отличаются значением лишь одного аргу- 1 0 1 1 0 мента, что позволяет графически изобразить опе- Рисунок 1.21 – Карта Карно рацию склеивания как объединение смежных клеток. Если минтермы расположены в соседних или крайних клетках строки или столбца, то склеиванию подлежит переменная, входящая с разными показателями инверсии, а ранг минтерма снижается на один порядок. Число объединяемых клеток всегда равно 2 n . В нашем примере карта Карно должна содержать 2n 8 клеток (рис.1.21), а объединение клеток дает y c . Если в такой карте минтермы 38 образуют строку или квадрат, то ранг минтерма снижается на два порядка, а склеиванию подлежат переменные, входящие с разными показателями инверсии. В качестве другого примера рассмотрим процедуру синтеза устройства для анализа двоичного номера месяца X3X2X1X0, выходная функция Y которого принимает значение «1» в тех случаях, когда месяц содержит 31 день. Составим таблицу истинности (табл.1.3), которая содержит 2n строк, где n 4 – число аргументов функции. На тех наборах аргументов, где функция не определена (номера 0, 13 … 15), впишем значение «х» – неопределенное состояние. Непосредственно по таблице можно записать функцию Y в форме СДНФ, составив дизъюнкцию конъюнкций, каждой из которых соответствует строка таблицы, в которой функция истинна: Y X 3 X 2 X 1X 0 X 3 X 2 X1X 0 X 3 X 2 X 1X 0 X 3 X 2 X1X 0 X 3 X 2 X 1 X 0 X 3 X 2 X1 X 0 X 3 X 2 X 1 X 0 . Функция в таком представлении не нуждается в дальнейшем упрощении, если реализуется логическим блоком табличного типа (LUT – Look-Up Table). Табличный блок представляет собой память, в которой имеются 2 n одноразрядных ячеек, где n – число аргументов функции. Комбинация аргументов указывает адрес ячейки памяти, в которой Таблица 1.3 Месяц Январь Февраль Март Апрель Май Июнь Июль Август Сентябрь Октябрь Ноябрь Декабрь - X3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Номер X2 X1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Y X0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 х 1 0 1 0 1 0 1 1 0 1 0 1 х х х размещается заранее записанное значение функции 0 или 1. СДНФ по существу содержит все адреса, по которым следует хранить единичные значения функции. В рассматриваемом примере используется карта Карно для четырех аргументов, которая содержит 16 клеток по числу строк таблицы истинности (рис.1.22). Каждая конъюнкция, которая войдет в минимальную ДНФ (МДНФ), получается объединением 2 m смежных клеток, причем в объедине39 ние могут войти пара клеток, клетки, образующие целую строку или пару строк, столбец или пару смежных столбцов, клетки, образующие квадрат. Чем больше клеток войдет в объединение, тем проще получится конъюнкция. Смежными в карте считаются также клетки, которые оказались бы смежными при скручивании карты в цилиндр либо вокруг горизонтальной, либо вокруг вертикальной оси. Полученное в результате минимизации выражение проще исходной СДНФ, следовательно, проще будет и его техническое воплощение. X1 X1 X0 X0 X3 X2 00 01 11 10 00 x 1 1 0 01 0 1 0 1 11 1 x x x 10 1 0 0 1 X2 X3 Y X 3 X 2 X 3 X 0 X 2 X1 X 0 X 3 X 2 X 0 X 3 X 2 X1 Рисунок 1.22 – Минимизация с помощью карты Карно четырех аргументов 1.2.3 Цифровые сигналы Сигналом может служить любая физическая величина (температура, давление воздуха, интенсивность света, сила тока и пр.), изменяющаяся со временем. Именно благодаря этому изменению сигнал может нести в себе какую-то информацию. Электрический сигнал является изменяющейся во времени электрической величиной (напряжение, электрическая емкость, сопротивление и пр.). В природе практически все сигналы - аналоговые, они могут изменяться непрерывно в определенном диапазоне. Пропорциональное преобразование параметров аналоговых процессов в электрические сигналы дает аналоговые электрические сигналы, для которых устанавливаются рациональные границы изменения, например диапазон напряжения от -10 до +10 В. Основной недостаток устройств, оперирующих аналоговыми сигналами, – чувствительность к внутренним шумам и внешним помехам, изменени40 ям температуры и питающего напряжения, деградация рабочих параметров со временем. При обработке аналоговых сигналов (например, при усилении, фильтрации) форма их может искажаться из-за неидеальности характеристик электронных устройств, а в процессе передачи на значительное расстояние уровень их ослабевает. Таким образом, каждое преобразование, каждое промежуточное хранение, каждая передача по каналу связи ухудшает аналоговый сигнал, иногда вплоть до его полного уничтожения. Цифровой сигнал - это сигнал, который U может принимать только несколько (чаще два) Аналоговый сигнал разрешенных значения, от которых допускает- t ся некоторое отклонение от номинала. Устройства, работающие исключительно с цифровыми U Цифровой сигнал «1» сигналами, называются цифровыми устройствами. В отличие от аналоговых, цифровые UN «0» t Помеха сигналы гораздо лучше защищены от действия искажающих факторов. Небольшие отклонения U Аналоговый сигнал с помехой от разрешенных значений никак не искажают t цифровой сигнал, они не выводят значения за пределы установленной зоны (рис.1.23). Имен- U Цифровой сигнал с помехой но поэтому цифровые сигналы допускают го- «1» раздо более сложную и многоступенчатую об- «0» t работку, гораздо более длительное хранение без потерь и гораздо более качественную пере- Рисунок 1.23 – Воздействие помехи на аналоговый и цифровой сигналы дачу, чем аналоговые. Цифровые устройства гораздо меньше подвержены старению, небольшое изменение их параметров никак не отражается на функционировании. Все эти преимущества обеспечивают бурное развитие цифровой электроники. Если на ранних этапах развития цифровой вычислительной техники применялись устройства, использующие разные физические принципы с различающимися способами представления информации (электронные, магнит41 ные, импульсные, импульсно-потенциальные), и даже работающие в недвоичной системе счисления, то в современных элементах и устройствах логические состояния «0» и «1» отображаются исключительно уровнями постоянного напряжения. Такие элементы называют потенциальными. При этом различают соглашение положительной и соглашение отрицательной логики, различающиеся тем, что по первому за «1» принимается высокий, а по второму низкий уровень напряжения. Типовые формы сигналов, наблюдаемых на выходах логических элементов, приведены на рис.1.24. Обычно форма сигнала имеет трапецеидальную форму с выраженными низким и высоким уровнями, однако ввиду наличия реактивностей нагрузки и подключаемых входов измерительных приборов возможны колебания по фронту и спаду импульса («а» на рис.1.24). Внутренние сигналы больших интегральных схем КМОП типа, как показывает моделирование, имеют вид сглаженной трапеции (б). Чаще всего при описании цифровых схем прибегают к аппроксимации реальной формы трапецией (в), что позволяет учесть длительности фронта и спада сигнала. Если эти длительности не играют существенной роли, например, в относительно низкочастотных устройствах, то сигнал часто изображается прямоугольной формы (г). а) в) г) б) Рисунок 1.24 – Типовые формы сигналов на выходах логических элементов 1.3 Характеристики и параметры логических элементов Параметры и характеристики элементов отражают их функциональные возможности и условия работоспособности. Характеристики обычно описывают зависимости одних электрических величин от других, а параметры определяют численные значения величин при заданных условиях. Различают 42 параметры и характеристики статического и динамического режимов работы. 1.3.1 Статические характеристики и параметры Параметры элемента в статическом режиме отражают его свойства при неизменных или медленно меняющихся воздействиях и вытекают из его характеристик. К основным статическим характеристикам относятся передаточная, входная и выходная характеристики. Передаточная характеристика - зависимость выходного напряжения от входного UO= f(UI) (O - Output (выход), I - Input (вход) - здесь и далее используются международные обозначения параметров). Схема измерения и типичная форма передаточной характеристики инвертирующего элемента показана на рис.1.25. На один вход элемента подают регулируемое напряжение, на остальные входы – напряжение, разрешающее его работу (например высокое напряжение питания логической «1» для элемента И-НЕ - напряжение питания). К выходу элемента подключают нагрузку, например в виде набора аналогичных элементов. Изменяя входное напряжение, вольтметрами контролируют его значение и значение выходного напряжения. По результатам измерений строят графическую зависимость UO(UI). UO Источник питающего напряжения & UOH UOHT UСС Регулируемый источник напряжения UI V & UO V & N входов ИС U UOLT UOL UOLT UILT UNIL UIHT UOHT UI UNIH Рисунок 1.25 – Схема измерения и типовая форма передаточной характеристики инвертирующего элемента Логические элементы в устройствах соединяются последовательно, поэтому их входные напряжения определяются выходными напряжениями ана43 логичных элементов. При низком уровне входного напряжения на выходе инвертора вырабатывается выходное напряжение высокого уровня UOH, если на входе присутствует высокий уровень напряжения, на выходе оказывается выходное напряжение низкого уровня UOL. Буквы в индексах обозначений параметров означают: L - Low (низкий), H - High (высокий). Для определения других параметров используются две точки графика (рис.1.25), в которых касательная проходит под углом 45O и, следовательно, скорость изменения U O равна скорости изменения U I . Значения входного напряжения UI в этих точках называются входными пороговыми напряжениями низкого UILT и высокого UIHT уровней (T - Threshold (порог)), заштрихованная область между ними - зона переключения. Разность между выходными пороговыми напряжениями, соответствующими тем же точкам, является логическим перепадом элемента. Помехоустойчивость элемента по верхнему UNIH и нижнему UNIL уровням входного напряжения (N - Noise (помеха)) определяется выражениями: где UOHT и UOLT - выходные пороговые напряжения высокого и низкого уровней. Входная характеристика - зависимость входного тока от входного напряжения I I f U I . Входную характеристику снимают в следующем порядке (рис.1.26). На вход элемента подают регулируемое напряжение. Изменяя его, вольтметром и миллиамперметром контролируют его значение и значение входного тока. По результатам измерений строят графическую зависимость II(UI). Из этой характеристики определяют статические параметры: - входной ток высокого уровня; - входной ток низкого уровня. Выходная характеристика - зависимость выходного напряжения от выходного тока UO = f(IO) отражает нагрузочную способность элемента. 44 Источник питающего напряжения IO & IIH UСС II Регулируемый источник напряжения UI & UOLT UOHT & UI А IIL V N входов ИС Рисунок 1.26 – Схема измерения и типовая форма входной характеристики Выходную характеристику снимают следующим образом (рис.1.27). Вход элемента подключают к источнику постоянного напряжения, равного сначала напряжению низкого уровня, а затем - высокого уровня. Выход элемента соединяют с источником тока нагрузки. Направление тока нагрузки должно соответствовать уровню выходного напряжения. Например, у элемента ТТЛ при высоком уровне UOH ток нагрузки - вытекающий, а при низком - втекающий. Изменяя ток и контролируя его значение миллиамперметром, измеряют вольтметром соответствующее ему значение выходного напряжения UO. По результатам измерений строят графическую зависимость UO(IO). По этой характеристике находят следующие статические параметры: IOL - выходной ток низкого уровня; IOH - выходной ток высокого уровня. Эти параметры определяют допустимые значения выходного тока, коИсточник питающего напряжения UO UСС UIH IО R & UIL V А Источник регулируемого двухполярного напряжения UOHT UOLT UО IOL IOH IO Рисунок 1.27 – Схема измерения и типовая форма выходной характеристики 45 гда выходное напряжение становится равным соответствующему пороговому напряжению. С входной и выходной характеристиками связаны также параметры: M - коэффициент объединения по входу - число входов элемента, по которым реализуется логическая функция (обычно 2, 3, 4 и 8); N - коэффициент разветвления по выходу, показывающий, какое максимальное число входов аналогичных элементов можно подключить к выходу данного элемента без нарушения его работоспособности. Энергопотребление элемента оценивается следующими параметрами: PCC - мощность потребления. В качестве этого параметра используют среднюю мощность потребления за достаточно большой промежуток времени: PССav= 0,5(PССH + PССL) , где PССH и PССL – значения мощности потребления в противоположных состояниях элемента. Для некоторых элементов мощность при переключении в десятки раз больше статической мощности, поэтому для них для них дают среднюю мощность потребления при максимальной частоте переключения, либо приводят зависимость мощности от частоты PСС(F); IСС - ток потребления. Очевидно, что PСС = UCCICC, где UCC - питающее напряжение. 1.3.2 Динамические параметры Динамические параметры отражают поведение элемента во времени и характеризуют скорость передачи сигнала с входов на выходы. Быстродействие элемента зависят не только от его собственной электрической схемы, но и от характера внешней нагрузки. Динамические параметры в лабораторных условиях измеряют с помощью осциллографа, один вход которого подключают к входу, а второй - к выходу элемента (рис.1.28). На вход элемента подают импульсы с рабочими уровнями U OL и U OH микросхем данной серии, к выходу элемента подключают эквивалентную нагрузку. Наблюдая на 46 экране осциллографа одновременно входной и выходной сигналы (А и В), измеряют основные параметры согласно приведенной временной диаграмме. Отсчеты временных интервалов производят между точками пересечения входным и выходным импульсами уровней 0 ,1U , 0 ,5U и 0 ,9U . Источник питающего напряжения Генератор импульсов Эквивалентная нагрузка U UОH UI 0,5U UОL t tPLH tPHL UI & UO В ДвухканальА UO 0,5U UOH ный осциллограф tf UOL tr t Рисунок 1.28 – Схема и порядок измерения характеристики динамических параметров Основными динамическими параметрами элемента являются: - время задержки распространения при переходе от высокого уровня выходного напряжения к низкому (P – Propagation (распространение)); - время задержки распространения сигнала при переходе от низкого уровня выходного напряжения к высокому; - среднее (average) время задержки распространения сигнала (используется при расчете задержки сигнала цепью последовательно соединенных элементов); и - времена спада (fall) и нарастания (rise) выходного импульса, равные интервалам времени, в течение которых выходное напряжение спадает от уровня 0 ,9U до 0 ,1U и соответственно нарастает от уровня 0 ,1U до уровня 0 ,9U . В справочниках можно также найти дополнительные показатели динамического режима: приращение tPav на один незадействованный вход логического элемента; приращение tPav на каждую дополнительную нагрузку в виде входа аналогичного элемента, подключаемого к выходу данного элемента; 47 динамические нагрузочные характе- UNI ристики - зависимости основных динами- Область недопустимых помех ческих параметров от емкости нагрузки CL (L – Load (нагрузка)) и коэффициента раз- Область допустимых помех ветвления tPav = f(CL), tPav = f(N); формирующая характеристика - за- t1 t2 tN Рисунок 1.29 – Характеристика висимость длительности фронта (спада) динамической помехоустойчивости выходного сигнала от длительности спада (фронта) входного сигнала ; характеристика динамической помехоустойчивости UNIH = f(tNIH), показывающая связь амплитуды допустимой помехи с ее длительностью (рис.1.29). Для системы элементов оговаривают также: диапазон допустимых рабочих температур; номиналы напряжений источников питания, их допуски и величины допустимых пульсаций; тип и габариты корпусов, количество выводов. 1.3.3 Работа переключения Понятие работы переключения используется в качестве критерия сравнения элементов, учитывающего их основные параметры в совокупности. Работа переключения определяется произведением средней мощности потребления и среднего времени задержки распространения A = PCCav tpav. При измерении PCC в мВт, а tPav в нс, A получается в пикоджоулях (10-12 Дж). К настоящему времени в СБИС достигнуты значения A порядка фемтоджоуля (10-15 Дж). Установим связь работы переключения с некоторыми параметрами обобщенной схемы логического элемента (рис.1.30). В этой схеме R - эквивалентное выходное сопротивление эле- X1 X2 F R Y С Рисунок 1.30 – Обобщенная схема логического элемента 48 мента, C - суммарная выходная емкость, включающая собственную емкость элемента, емкость нагрузки и монтажную емкость. При каждом переключении емкость С перезаряжается на величину логического перепада U. Известно, что независимо от сопротивления цепи на перезаряд емкости затрачивается энергия CU 2 AП . 2 Если элемент работает с частотой f, то в каждом периоде происходит два переключения (от высокого уровня к низкому и обратно), всего за одну секунду произойдет 2f переключений. Но энергия, затрачиваемая в единицу времени, является мощностью, следовательно . Кроме того, имеется статическая составляющая потребляемой мощности PCT U CC I CC . Поскольку логический перепад обычно пропорционален питающему напряжению U U CC , то PCT 1 U I CC . Заметим также, что время задержки распространения tPav согласно принятой модели пропорционально постоянной времени выходной цепи: t Pav RC . Чем меньше время задержки tPav, тем выше допустимая частота переключения f элемента, то есть f t Pav . Тогда работу переключения A можно привести к следующей форме: A PCCav t Pav PП PCT t Pav CU 2 UI CC RC CU U I CC R . Таким образом, работа переключения снижается с уменьшением емкостей схемы, логического перепада, тока потребления и выходного сопротивления элемента. В некоторых случаях сравнение систем элементов по критерию работы переключения оказывается недостаточным, так как не учитывает назначения 49 и условий эксплуатации цифрового устройства. Тогда на первый план могут выйти соображения габаритов, потребляемой мощности, быстродействия, стоимости, устойчивости к внешним воздействиям и другие характеристики. 1.4 Базовые схемы логических элементов Активными компонентами схем логических элементов являются биполярные и полевые транзисторы, пассивные компоненты – резисторы и конденсаторы выполняются в интегральной схеме как фрагменты активных структур. Схемы биполярных ИС сначала повторяли схемы своих дискретных аналогов, но далее трансформировались в нашедшие широкое применение схемы транзисторно-транзисторной логики (ТТЛ) и схемы эмиттерносвязанной логики (ЭСЛ), приспособленные к планарной технологии изготовления. Появившиеся позже униполярные ИС уступали биполярным ИС по быстродействию, однако многократно превосходили их по экономии энергопотребления. Среди униполярных схем наиболее популярными оказались схемы на комплементарных полевых транзисторах МОП типа (КМОП), которые в статическом режиме вовсе не потребляют мощности. Некоторое время с КМОП приборами по энергопотреблению и плотности интеграции соперничали биполярные схемы с инжекционной логикой И2Л, однако ввиду некоторых технологических ограничений схемы И2Л могли использоваться лишь как внутренние структуры БИС. Быстродействие КМОП ИС с повышением степени интеграции, уменьшением размеров транзисторов, длины и паразитных емкостей соединений на кристалле существенно возросло, современные КМОП БИС способны работать с тактовыми частотами до нескольких гигагерц. Поскольку в части энергопотребления и плотности интеграции КМОП приборы по-прежнему остаются вне конкуренции, то это обусловило преимущественное их использование в современных компьютерах. 50 1.4.1 Элементы ТТЛ Транзисторно-транзисторная логика является развитием концепции диодно-транзисторной логики (ДТЛ), применявшейся до появления интегральной технологии. В схеме ДТЛ операция конъюнкции реализуется диодной схемой VD1, VD2 (рис.1.31), выполнение инверсии возложено на транзисторный ключ VT1. Цепь базового смещения транзистора включает пару диодов VD3, VD4 и резистор, соединенный с шиной отрицательного питающего напряжения. В соглашении положительной логики элемент выполняет функцию ИНЕ: только при наличии на всех входах X i высокого уровня напряжения логической 1 входные диоды оказываются закрытыми, и ток I R устремляется через диоды VD3, VD4 в базу транзистора, открывая его до насыщения. Выходное напряжение при этом определяется весьма низким напряжением коллектор-эмиттер насыщенного транзистора, принимаемым за логический «0». Если же хотя бы на одном входе схемы остается низкий уровень логического «0», то основная часть тока I R течет к этому входу через соответствующий диод, а цепь смещения VD3, VD4 обеспечивает на базе транзистора запирающий отрицательный потенциал. При этом в отсутствии нагрузки выходное напряжение равно напряжению питания UCC. В интегральном исполнении диодом служит один из p-n переходов транзистора, поэтому диоды VD1 … VD3 могут быть заменены тремя транзисторами. По планарной интегральной технологии сначала образуются коллекторные области биполярных транзисторов, в которых впоследствии располагаются области базы, а уже в области базы размещаются высоколегированные области эмиттеров. При этом ничто не препятствует размещению в теле базы нескольких областей эмиттеров, что позволяет заменить три транзистора одним многоэмиттерным транзистором, у которого эмиттерные переходы выполняют роли входных диодов, а коллекторный переход – роль диода VD3 из исходной схемы. Если допустить некоторое уменьшение поме51 хоустойчивости, то из исходной схемы UCC можно исключить диод VD4 с источником IR отрицательного питающего напряжения. В R ДТЛ RК Y VD1 VD3 VD4 итоге получается простейшая схема эле- X1 мента ТТЛ. X2 VТ1 VD2 -E Многоэмиттерный транзистор VT1 работает в двух режимах. Первый режим глубокого насыщения имеет место при низком уровне входного напряжения, когда ток коллектора оказывается много меньше тока базы, в этом режиме входное напряжение передается на базу VT2 и запирает его. Второй режим при высоком уровне входного напряжения – инверсный активный ре- UCC жим, в котором эмиттер и коллектор тран- IR зистора как бы меняются местами (потен- VT1 циал эмиттера выше потенциала коллектора). В этом режиме малый входной ток элемента обеспечивается малым значением ко- R ТТЛ RК Y VТ2 X1 X2 Рисунок 1.31 – Происхождение элемента ТТЛ эффициента передачи тока в инверсном включении ( И 1 ). Простейшая схема ТТЛ имеет недостатки, которые заключаются в низкой помехоустойчивости, заметном входном токе высокого уровня, высоком выходном сопротивлении. По этой причине базовая схема ТТЛ, получившая практическое распространение, отличается от простейшей схемы двухтактным выходом типа Push-Pull и введением промежуточного каскада управления. Относительно невысокое быстродействие элементов ТТЛ объясняется не только высоким выходным сопротивлением, но и с насыщенным режимом работы транзисторов (для запирания прежде насыщенного транзистора требуется время на рассасывание неосновных носителей из области базы). 52 Повышенное быстродействие ИС ТТЛ достигается в их модификации, известной как ИС ТТЛШ, на основе транзисторов Шоттки. В таком транзисторе коллекторный переход шунтирован диодом с переходом металлполупроводник, отличающимся чрезвычайно малым прямым падением напряжения. Диод предотвращает открывание коллекторного перехода транзистора и, следовательно, не допускает его насыщения. 1.4.2 Элементы ЭСЛ Повышенное быстродействие элементов ЭСЛ обеспечивается благодаря активному режиму работы транзисторов в обоих логических состояниях, малости логического перепада и использованию эмиттерных повторителей с низким выходным сопротивлением. Основу схемы ЭСЛ (рис.1.32) составляет дифференциальный каскад из транзисторов VT1, VT2, работающий в режиме переключателя общего эмиттерного тока I O . В схеме имеется ния U O , построенный по схеме эмиттерного повторителя на транзи- RК VT3 также источник опорного напряже- RК R1 VT4 VTО Y VT1* X2 VT2 X1 VT1 UO сторе VTO и задающий порог пере- VT4. Чтобы контрастировать слабо VD1 VD2 ключения ( 1,2 B ), а также выходные эмиттерные повторители VT3, Y IO Rэ RО R2 RН -UCC Рисунок 1.32 – Базовая схема элемента ЭСЛ различающиеся ввиду малости логического перепада уровни выходных напряжений Y и Y , они «привязаны» к потенциалу общей шины («земли»). Для этого питание схемы осуществляется отрицательным напряжением U CC . Элемент имеет два противофазных выхода Y , Y , по которым выполняются логические функции соответственно ИЛИ и ИЛИ-НЕ. Операция ИЛИ реализуется путем добавления одного или нескольких транзисторов VT1* параллельно основному транзистору VT1 в плече дифференциального 53 каскада - для переориентирования тока I O достаточно открывания хотя бы одного из транзисторов данного плеча. Наличие парафазного выхода обеспечивает одновременное получение логической функции и ее отрицания без задержки между ними. Включение выходных эмиттерных повторителей резко уменьшает выходное сопротивление ( Rв ых T I Э , где T 26 мВ - температурный потенциал, I Э - ток эмиттера), и, следовательно, ускоряет процесс перезаряда емкости нагрузки. Повторители служат также для сдвига уровней напряжения, что обеспечивает сопряжение элементов по входам/выходам. Кроме того, становится возможным объединение выходов элементов в «монтажное ИЛИ», что расширяет их функциональные возможности без внесения дополнительной задержки. Нагрузка повторителей RH (на рис.1.32 показана пунктиром) выполняется внешней для уменьшения мощности, рассеиваемой кристаллом ИС. Высокий уровень напряжения на выходе Y образуется при поступлении высокого уровня напряжения хотя бы на один вход элемента. При этом правое плечо дифференциального каскада обесточивается, а выходной уровень Y определяется как U OH I б RK U бэ I OH RK U бэ 0,98 B , BCT где I OH - выходной ток высокого уровня, BCT - статический коэффициент передачи тока базы транзистора, U бэ - его напряжение база-эмиттер. Поскольку ток I O протекает через левое плечо дифференциального каскада, за счет чего на его коллекторной нагрузке образуется падение напряжения I O RK , то напряжение низкого уровня на выходе Y будет U OL I O RK I OH RK U бэ 1,67 B . BCT 54 Таким образом, логический перепад элемента определяется током I O , для стабилизации которого принимаются специальные меры, например резистор Rэ заменяется источником стабильного тока. Высокое быстродействие ЭСЛ достигается, в том числе, за счет больших рабочих токов, что обусловливает основной недостаток семейства ЭСЛ повышенное потребление мощности. 1.4.3 Элементы КМОП Униполярные интегральные схемы составляют основу современных компьютеров благодаря простоте конструкции и отсутствию тока затвора полевых транзисторов. Для построения логических элементов наиболее пригодны полевые транзисторы со структурой металл – окисел – полупроводник (МОП) и индуцированным каналом. Их достоинства в полной мере раскрываются при совместном использовании транзисторов с каналами противоположных типов проводимости. Подобные структуры называются комплементарными (взаимодополняющими) и обозначаются сокращенно КМОП. Электрические параметры и временные задержки обоих транзисторов в комплементарной структуре примерно одинаковы, вольтамперные характеристики зеркально симметричны. Характеристики интегрального МОП транзистора с индуцированным каналом рассмотрены выше (п.1.1.2). Простейшая схема КМОП - инвертор (рис.1.33) состоит из транзисторов VТ1 с каналом p-типа и VТ2 с каналом n-типа. Для исключения неопределенного состояния выхода должно выполняться условие U th. р U th.п U CC , где U th. р и U th .n - пороговые напряжения соответствующих транзисторов, а U CC – напряжение питания. Объединенные затворы обоих транзисторов явля- ются входом инвертора, выходом служит точка соединения стоков транзисторов. Когда на входе инвертора действует напряжение низкого уровня, то напряжение затвор-исток транзистора VТ2 равно нулю, канал в нем отсут55 ствует и транзистор закрыт. В то же время затвор транзистора VТ1 имеет по отношению к своему истоку отрицательный потенциал –UCC, поэтому он открыт. На выходе при этом будет напряжение высокого уровня . При высоком входном напряжении, напротив, открыт нижний транзистор, а верхний закрыт, что обусловливает поддержание на выходе напряжения низкого уровня . Токи утечки закрытых транзисторов не превышают долей микроампера при комнатной температуре, поэтому уровни выходного напряжения близки к потенциалам шины питания U OH U CC UCC E и общей шины U OL 0 . IC A B C VT1 UЗИ=UCC 0 UI UO IC Cн VT2 0 а) UCC/2 UO UCC-Utn UCC б) Рисунок 1.33 – Инвертор КМОП: а – схема, б – перемещение рабочей точки по выходной характеристике в процессе разряда емкости нагрузки Для выявления факторов, определяющих задержку распространения инвертора, проанализируем процесс перехода его выходного напряжения от высокого уровня U OH U CC к низкому уровню U OL 0 после подачи на его вход положительного перепада напряжения UI. Процесс переключения инвертора сводится к процессу разряда емкости нагрузки Сн через открывшийся транзистор VT2 с каналом n-типа. Значение тока разряда IC непостоянно и определяется положением рабочей точки на выходной характеристике транзистора VT2 (рис.1.33б). Характеристика описывается уравнениями Хофстайна и имеет точку перегиба В при U O U CC U tn , где U tn - пороговое напряжение n-канального транзистора. На участке АВ транзистор работает в области насыщения, ток стока слабо связан с напряжением сток-исток и при U зи U I U CC , U O U CC U tn определяется уравнением I C K n U CC U tn 2 , 2 (1.9) 56 где Кn – удельная крутизна. Ниже точки В транзистор переходит в линейную область работы ( U O U CC U tn ), и его ток определяется выражением I C K n U CC U tn U O U O2 2 . (1.10) Таким образом, спад выходного напряжения будет формироваться в два этапа. Из (1.9), (1.10) для I C C н dU O dt имеем Kn U CC U tn 2 для U O U CC U tn dU O 2 Cн . 2 U dt K n U CC U tn U O O для U O U CC U tn 2 (1.11) На первом этапе АВ (рис.1.34) происходит линейный спад UO, длительность этого участка находится интегрированием (1.11) при условии U O ( t1 ) U CC U tn : t1 Cн U CC U tn U CC dU O 2nCн 2 2 K n U CC U tn 2 K nU CC 1 n , (1.12) где n U tn U CC . Продолжительность второго этапа t2 до момента, когда UO достигает порогового уровня 0,5UCC, находится интегрированием уравнения (1.11) для U O U CC U tn : t 2 C н U CC / 2 U CC U tn K n U CC dU O Cн ln3 4n 2 U tn U O U O 2 K nU CC 1 n (1.13) Таким образом, время задержки распространения спада выходного сигнала tPHL по уровню 0,5UCC будет t PHL t1 t 2 Cн 2n ln3 4n . K nU CC 1 n 1 n (1.14) Аналогичным выражением описывается время задержки распространения tPLH при обратном переключении, когда происходит заряд Сн через р-канальный транзистор VT1. Емкость нагрузки складывается из емкости соединений, а также выходной емкости инвертора и входных емкостей подобных UO UC A C Utn B UCC/2 /2 C t1 t2 tPHL Рисунок 1.34 – Формирование спада UO t 57 КМОП элементов, которые определяются конструктивными параметрами транзисторов. Таким образом, согласно (1.14) задержка распространения инвертора определяется его технологическими и конструктивными параметрами, емкостью нагрузки и зависит от напряжения питания UCC, будучи обратно пропорциональной его значению. Так как в каждом из состояний один из транзисторов закрыт, а сопротивление нагрузки - входное сопротивление следующего аналогичного каскада чрезвычайно велико, то ток потребления практически отсутствует. Основная мощность, потребляемая элементом КМОП от источника питания, определяется энергией, затрачиваемой на перезаряд емкости нагрузки в процессе переключения. Для оценки мощности потребления рассмотрим процесс переключения инвертора от высокого уровня выходного напряжения к низкому с помощью эквивалентной схемы (рис.1.35). После размыкания ключа VT1 и замыкания ключа VT2 происходит экспоненциальный R VT1 VT2 UCC R разряд емкости нагрузки C через сопро- СН тивление канала транзистора VT2, равное R: uR ( t ) U CC e t / , RC H . Рисунок 1.35 – Эквивалентная схема перезаряда емкости нагрузки Ток, протекающий через сопротивление, также имеет экспоненциальную форму iR ( t ) U CC t / e , а мгновенное значение мощности определяется как R 2 U CC p R ( t ) u R ( t ) iR ( t ) e 2t / . R За время переходного процесса одного переключения затрачивается энергия: 2 2 U CC U CC 2t / A1 p R ( t )dt e dt R 0 0 R 2 2 U CC CH U CC 2t / e . R 2 2 2 0 58 За один тактовый период произойдет два переходных процесса, на что рас2 ходуется энергия U CC CH . Если частота входных импульсов равна f, то рас- сеиваемая мощность - затрачиваемая за 1 секунду энергия равна 2 P1 U CC CH f . Таким образом, рассеиваемая элементом КМОП мощность пропорциональна частоте входных сигналов, емкости нагрузки и квадрату питающего напряжения. Следует отметить, что в процессе переключения оказываются открытыми оба транзистора инвертора, в результате чего возникает сквозной ток, достигающий значения I c max 2 U CC 0,5K ( U t )2 . 2 Этот ток не опасен для транзисторов, поскольку ограничен сопротивлениями их каналов. Ввиду кратковременности сквозного тока его вклад в потребляемую мощность пренебрежимо мал. Однако этот ток, протекая в шинах питания, приводит к появлению в них импульсов помехи, которые требуют фильтрации. ИС КМОП обладают по сравнению с другими схемами лучшей помехоустойчивостью, поскольку порог переключения в них составляет примерно половину питающего напряжения UCC. С учетом UOL 0 и U OH U CC , статическую помехоустойчивость можно оценить как UCC /2. Так как КМОП схемы допускают работу в широком диапазоне питающего напряжения (от 3 до 15 В), то их помехоустойчивость характеризуют в процентах от питающего напряжения. Паспортное значение помехоустойчивости указывается изготовителем как 30% от напряжения питания. Схемы логических вентилей КМОП образуются, по существу, комбинацией схем инверторов. Для построения схемы И-НЕ на m входов требуется последовательное соединение m n-канальных транзисторов и параллельное включение m p-канальных транзисторов (рис.1.36а). Если хотя бы на одном входе будет UOL, то цепь из n-канальных транзисторов внизу будет разомкну59 та, и на выходе будет UOH. И только в случае, когда на всех входах будет UОH, нижняя цепь окажется замкнутой, а верхняя разомкнутой, что даст на выходе низкий уровень UOL. UCC X1 Y UCC X1 X2 Y X2 а) б) Рисунок 1.36 – Логические элементы КМОП: а – И-НЕ, б – ИЛИ-НЕ Схема ИЛИ-НЕ на m входов состоит из m последовательно включенных транзисторов p-типа и m параллельно включенных транзисторов n-типа (рис.1.36б). Если хотя бы на одном входе будет UОH, то окажется закрытой последовательная цепь p-канальных транзисторов и открытой нижняя цепь, где проводит хотя бы один n-канальный транзистор. При этом выходное напряжение будет близким к нулю, что соответствует UOL. Кроме логических вентилей во многих узлах КМОП используется выполняемая исключительно на МОП транзисторах схема двунаправленного ключа (рис.1.37). Он используется для межкаскадной связи и коммутации и представляет собой пару параллельно соединенных МОП транзисторов с каналами разного типа проводимости. При этом сток n-канального полевого транзистора VT1 соединен с С истоком p-канального транзи- Rк VT2 стора VT2 и является входом ключа. Исток транзистора VT1 X Y VT1 соединен со стоком транзистора VT2 и является выходом ключа. Подложки полевых Rк.p Rк.n С RкΣ Ux Uy Рисунок 1.37 – Двунаправленный ключ и зависимость сопротивления его канала от входного напряжения 60 транзисторов соединены с соответствующими шинами питания и «земли» для их изоляции. Ключ управляется парафазным сигналом С. Закрытому состоянию ключа соответствует высокий уровень напряжения на С и низкий - на С . При противоположных состояниях С и С ключ открыт. Двухсторонняя проводимость ключа обеспечивается благодаря тому, что МОП транзисторы работают одинаково при замене стока на исток, их выходные характеристики обладают свойством зеркальной симметрии. Рассмотрим, как изменяется эквивалентное сопротивление открытого канала ключа C U IH , C U IL (считаем UIL = 0, UIH = UCC) - параллельно соединенных каналов обоих транзисторов в зависимости от величины входного/выходного напряжения: 1) при напряжении Uх, близком к нулю, напряжение Uзи n-канального транзистора VT1 близко к UCC и он открыт при минимальном сопротивлении канала Rк.n. Так как при этом напряжение Uзи p-канального транзистора VT2 близко к 0, то он закрыт. Следовательно, RкΣ= Rк.n; 2) при возрастании коммутируемого напряжения Uх n-канальный транзистор постепенно закрывается по мере снижения его Uзи до Utn. После того, как Uх достигает Utр, постепенно открывается p-канальный транзистор и сопротивление его канала Rк.р начинает уменьшаться; 3) при UхUCC n-канальный транзистор VT1 оказывается закрытым (его Uзи0), а p-канальный транзистор VT2 - открытым с минимальным Rк.р (его Uзи = -UCC), которое и определяет общее сопротивление канала. Таким образом, общее сопротивление канала нелинейно зависит от величины передаваемого напряжения. Однако оно может быть сделано достаточно малым для быстрого перезаряда паразитных емкостей. Очевидно, что двунаправленный ключ может использоваться для коммутации аналоговых сигналов, заменяя при этом электромагнитное реле. Отметим, что, обладая высоким входным сопротивлением со стороны затвора (1010 Ом) МОП транзистор обеспечивает очень высокую нагрузоч61 ную способность, которая ограничивается не статическими режимами, а динамикой. Увеличение коэффициента разветвления приводит к увеличению емкости нагрузки и, как следствие, к снижению быстродействия. 1.4.4 Типы выходных каскадов Элементы в цифровых устройствах работают на различную нагрузку – входы таких же цифровых элементов, линию связи, исполнительный орган или индикатор с повышенным рабочим током или напряжением. Для надлежащего сопряжения с нагрузкой в элементах предусматривают разные типы выходов: двухтактный логический выход; выход с открытым коллектором (стоком); выход с открытым эмиттером; выход с тремя состояниями. Двухтактный выходной каскад обес- UCC печивает режим источника напряжения с R1 R2 R4 малым сопротивлением по выходу элемента VТ3 в обоих логических состояниях, что гарантирует быстрый перезаряд емкости нагрузки. Такому типу соответствуют выходы большинства логических элементов ТТЛ и VT1 Х1 Х2 Х3 VD1 Y VТ2 VТ4 R3 КМОП, в частности рассмотренного выше инвертора КМОП. Некоторые особенности двухтактного Рисунок 1.38 – Базовая схема ТТЛ с двухтактным выходом выхода рассмотрим на примере основной схемы ТТЛ (рис.1.38). Выходной каскад состоит из транзистора VT3, включенного по схеме с общим коллектором, и транзистора VT4, включенного по схеме с общим эмиттером. Транзисторами выходного каскада управляет предвыходной каскад на транзисторе VT2. 62 Высокий уровень выходного напряжения U OH образуется, если хотя бы на одном входе элемента имеется низкий уровень напряжения логической единицы. Входное напряжение, проходя через насыщенный многоэмиттерный транзистор VT1, на базу транзистора VT2, закрывает его. Ввиду отсутствия базового тока транзистор VT4 также оказывается закрытым, в то время как транзистор VT3 открыт и обеспечивает на выходе напряжение U OH U CC R2 I OH U бэ U д 5 0,7 0,7 3,6 B 1 0 (второй член мал при большом статическом коэффициенте усиления 0 ). Когда на все входы элемента поступают высокие уровни напряжения логического нуля, эмиттерные переходы транзистора VT1 закрываются, и ток, протекающий через R1, устремляется в базу VT2, открывая его до насыщения. Это приводит к открыванию до насыщения транзистора VT4, и выключению транзистора VT3, надежное запирание которого обеспечивает диод VD1. В этом режиме на выходе вырабатывается низкий уровень напряжения U OL , равный напряжению насыщения коллектор-эмиттер. Это напряжение зависит от тока нагрузки и для кремниевого транзистора не превышает 0,4В. В процессе переключения элемента от низкого уровня к высокому в выходном каскаде возникает сквозной ток. Это происходит из-за задержки выключения насыщенного транзистора VT4, которому требуется время на рассасывание неосновных носителей заряда из области базы током, протекающим через резистор R3. В течение этого UCC UCC времени, когда транзистор VT4 еще от- RH RH Y Y крыт, а транзистор VT3 уже открыт, через них протекает ток от шины питания к об- Х Х щей шине. Для ограничения сквозного тока в коллекторную цепь VT3 включен резистор R4. Рисунок 1.39 – Выход элемента с общим коллектором (а) и с общим стоком (б) 63 Выходной каскад с открытым коллектором (стоком) (часто обозначаемый соответственно ОК и ОС) применяется для возбуждения нестандартной нагрузки, например светодиода, обмотки реле, а также для работы на шину передачи данных. Выход такого типа обозначается на изображении элемента ромбом с чертой внизу (рис.1.39). Очевидно, что для обеспечения высокого уровня напряжения выход необходимо подключить к шине питания через резистор (или другую нагрузку), сопротивление которого должно отвечать условию RH U CC I OL . Несколько элементов с ОК (ОС) способны работать на общую нагрузку, реализуя таким образом функцию монтажного ИЛИ, поскольку на объединенном выходе низкий уровень напряжения появляется при включении любого из элементов. Такое включение применяется, в частности, для работы нескольких передатчиков на одну линию связи. При этом в качестве передатчиков используются двухвходовые элементы И, выбор одного из которых для передачи информации с первого входа осуществляется подачей разрешающего логического уровня на второй вход. Примером выхода с открытым эмиттером (ОЭ) являются рассмотренные выше элементы ЭСЛ, которые нуждаются в подключении выходов к шине питания через резисторы. Объединение выходов с ОЭ реализует монтажное ИЛИ без дополнительной задержки. Выход с тремя состояниями (ТС) применяется для мультиплексирования линии передачи цифровых сигналов от разных источников. Кроме двух логических состояний высокого и низкого уровней выходного напряжения, элемент с ТС имеет третье состояние Z высокого выходного сопротивления, которое можно рассматривать как отключение элемента от нагрузки. На рис.1.40 представлены схемы ТТЛ и КМОП элементов с ТС, а также примеры обозначений таких элементов на схеме. Кроме информационных входов элементы имеют дополнительный вход разрешения OE ( OE ) (Output Enable), наличие сигнала на котором разрешает формирование логических уровней на выходе. 64 UC UCC C R1 R2 VT5 R4 VT3 VТ3 VT1 VT1 Х1 Х2 VТ2 R5 VТ5 R3 Х Y Х VТ4 VТ6 OE VD1 Y VT2 VT6 OE а) VT4 1 Y OE Х OE б) 1 Y в) Рисунок 1.40 – Элементы с тремя состояниями выхода: а – ТТЛ, б – КМОП, в – примеры условных графических обозначений Схема ТТЛ элемента с ТС отличается от базовой схемы (рис.1.37) введением пары транзисторов VT5, VT6, базы которых соединены с входом ОЕ через резистор R5. В отсутствие разрешающего сигнала (высокий уровень «1» на входе ОЕ) эти транзисторы открыты до насыщения. Открытое состояние VT5 равносильно подаче низкого уровня «0» на один из эмиттеров транзистора VT1, что приводит к запиранию транзисторов VT2 и VT4. Через открытый транзистор VT6 база транзистора VT3 подключается к общей шине, поэтому он также оказывается закрытым. Таким образом, в данном режиме оба транзистора двухтактного выходного каскада закрыты, что и дает третье состояние высокого выходного сопротивления. Поступление низкого разрешающего уровня напряжения на вход OE обусловливает запирание транзисторов VT5, VT6, которые не препятствуют работе элемента в обычном логическом режиме. В схеме КМОП элемента с ТС основной инвертор VT1, VT2 подключен к шинам питания через каналы транзисторов VT3, VT4, причем затвор VT4 соединен с входом ОЕ непосредственно, а затвор VT4 – через инвертор VT5, VT6. Если на входе ОЕ имеется разрешающий сигнал с высоким логическим уровнем, то основной инвертор подключен к шинам питания и работает в обычном логическом режиме. В отсутствие разрешающего сигнала основной инвертор оказывается отключенным от питания – возникает третье состояние выхода с высоким выходным сопротивлением. 65 В современных КМОП БИС для расширения функциональных возможностей часто используется принцип программирования выхода, когда один и тот же выход в зависимости от комбинации UCC управляющих сигналов может быть либо ло- OC гическим, либо ОС, либо ТС. На рис.1.41 по- OE 1 & VT1 казан вариант схемы буферного элемента, выходные транзисторы которого управляются по затворам посредством логических вентилей. Если на управляющие входы OE и Y 1 VT2 Х Рисунок 1.41 – Элемент с программируемым выходом OC поступают соответственно логические «0» и «1», то выход схемы Y по- вторяет состояние входа Х, поскольку вентили И-НЕ и ИЛИ-НЕ работают как обычные инверторы. При поступлении низкого уровня «0» на вход OC транзистор VT1 закрывается – как бы выключается из работы, благодаря чему выход элемента преобразуется к виду ОС. В отсутствие разрешающего сигнала на входе OE оба выходных транзистора закрываются, что соответствует типу выхода ТС. 1.4.5 Сравнение систем элементов При выборе системы элементов для проектирования цифрового устройства руководствуются соображениями экономичности энергопотребления, быстродействием, габаритами корпусов, стойкостью к внешним воздействиям, планируемым объемом производства устройства, стоимостью. Так при небольших объемах выпуска целесообразно строить устройство на микросхемах средней интеграции, при массовом производстве экономически оправдано вложение средств на проектирование заказных БИС, для условий мелкосерийного производства наиболее подходят полузаказные микросхемы и программируемые логические ИС. В отдельных случаях решающими аргументами при выборе элементной базы могут быть жесткие условия внешней среды, либо заданные массогабаритные показатели устройства. Системы мо- 66 бильной цифровой связи выдвигают на первый план показатели энергопотребления и низкого питающего напряжения. В современных вычислительных устройствах все большее распространение находят так называемые системы на кристалле SOC (System-On-Chip) которые сочетают предельное быстродействие с функциональными возможностями автономного автомата. Кристалл SOC может содержать как функциональное ядро КМОП-структуры, размещаемые с высокой плотностью, и периферийные блоки на биполярных структурах для обеспечения внешнего интерфейса. Таким образом, сравнение систем элементов имеет смысл для определенного класса устройств. В табл.1.4 приведены основные электрические характеристики микросхем средней интеграции, в которой приняты обозначения: UCC – питающее напряжение, PCC – мощность потребления, UOL – выходное напряжение низкого уровня, UOH - выходное напряжение высокого уровня, tPLH, tPHL – время задержки распространения при переходе соответственно от низкого уровня к высокому и обратно, A – работа переключения, Fmax – максимальная частота входных сигналов. Из таблицы следует, что вне конкуренции по энергопотреблению остаются микросхемы КМОП, наибольшее быстродействие имеют микросхемы ЭСЛ и КМОП элементы на основе арсенида галлия. Микросхемы ТТЛ занимают промежуточную позицию среди других систем по быстродействию и мощности потребления. В схемотехнике современных БИС и СБИС наиболее распространена технология КМОП, обеспечивающая кроме малого энергопотребления еще и наивысшую степень интеграции. Это объясняется малыми размерами и простотой конструкции униполярных приборов. Уже созданы КМОП технологии для изготовления приборов с топологическими нормами 22 нм, с длиной канала МОП транзистора 10 нм при толщине подзатворного диэлектрика всего в пять атомарных слоев (1,2 нм), что близко к фундаментальным теоретическим пределам. Усовершенствование конструкции (МОП транзисторы с ко67 ротким каналом) наряду с сопровождающим уменьшение размеров снижением паразитных собственных емкостей и емкостей связей на кристалле позволило довести время задержки распространения вентиля до уровня десятков пикосекунд. Таблица 1.4 Технология Биполярная Система Электрические параметры UCC В PCC мВт UOL В UOH В tPLH, tPHL нс пДж Fmax МГц A ТТЛ 133, К155 5 10 <0,4 >2,4 10 100 35 ТТЛШ 530, К531 5 19 <0,5 >2,7 3 57 125 КР531 5 4 2 8 130 533, К555 5 2 9,5 19 45 1533 5 1 4 4 100 100, К500 -5,2 25 <-1,67 >-0,98 2 50 125 К1500 -4,5 40 <-1,63 >-0,95 0,75 30 300 <0.01 >UCC -0,01 45 0,1 10 10 0,025 30 3,5 0,008 125 0,1 0,3... …0,6 1000 ЭСЛ Униполярная Серия ИС КМОП К561, 564 1564 3 - 15 0,0025 на 1МГц <0,4 >2,5 КР1554 GaAs 6500 +4, -2,4 3...6 Вт 0,1 1,0 1.5 Специальные элементы 1.5.1 Схемы задержки и генерирования импульсов Задержка цифровых сигналов необходима для временного согласования процессов их обработки. Элементы задержки используются также для формирования импульсов по длительности. Генераторы импульсов применяются в качестве элементов, задающих такты работы цифровых устройств. 68 Элементы задержки Задержка может осуществляться на разных физических принципах, в интегральных цифровых устройствах для этой цели чаще всего используются процессы перезаряда емкостей нагрузки логических элементов и пересчет импульсов стабильной частоты. Внешние конденсаторы применяются для получения относительно больших времен задержки, для формирования малых задержек может использоваться задержка распространения самих вентилей. Следует отметить, что задача задержки цифровых сигналов со стандартными низким и высоким уровнями напряжения много проще задачи задержки аналоговых сигналов, поскольку не предъявляет требований линейности к времязадающей цепи. Форма выходного импульса заранее известна, поэтому сложность представляет лишь обеспечение симметрии элемента задержки при задержке фронта и спада импульса. Типовая схема элемента задержки, изображенная на рис.1.42, включает входной буферный каскад (инвертор), времязадающую RC-цепь и компаратор, в качестве которого целесообразно использовать триггер Шмитта. Триггер Шмитта (см. п.1.1.3) обладает гистерезисной передаточной характеристикой с порогами переключения U thL и U thH , обеспечивающей благодаря положительной обратной связи очень хорошую формирующую способность – длительности фронта и спада выходного импульса не зависят от скорости изменения входного напряжения. Рассмотрим процессы задержки, R 1 X Y C пренебрегая для упрощения входным током триггера Шмитта, что, впрочем, со- X вершенно справедливо для КМОП схем. После перехода входного импульса Х от низкого уровня к высокому конденсатор разряжается по экспоненциальному закону 2 UC 1 Y UthL UthH tDLH tDHL Рисунок 1.42 – Элемент задержки на RC-цепи 69 U C t U OL U OH U OL e t RC . В момент, когда напряжение на конденсаторе достигает порога U thL (точка 1) триггер Шмитта переключается от низкого уровня к высокому, время задержки t DLH определяется из приведенного уравнения при U C t U thL : t DLH RC ln U OH U OL . U thL U OL Аналогично, после обратного перехода входного сигнала Х возникает процесс заряда конденсатора в соответствии с выражением U C t U OL U OH U OL 1 e t RC , а переключение триггера Шмитта произойдет в момент достижения напряжением U C t порога U thH . Время задержки оказывается равным t DHL RC ln U OH U OL . U OH U thH Следовательно, для одинаковой задержки фронта и спада t DHL t DLH необходимо симметричное расположение порогов переключения триггера Шмитта относительно логического перепада: U thH U OH U OL U OH U OL U thL . 2 2 Очевидно, что время задержки данной схемы не может превышать длительности входного импульса. В схемотехнике БИС для задержки периодических импульсов широко применяются цифровые линии задержки (ЦЛЗ), составленные из управляемых буферных каскадов. Буферные каскады идентичны, однако время их задержки имеет значительный технологический разброс, кроме того, оно чувствительны к уходу питающего напряжения и температуры. Поэтому отклонение времени задержки от номинала может на кристалле БИС достигать 2-3кратного значения. Стабилизацию времени задержки осуществляют с помощью системы автоподстройки задержки DLL (Delay Lock Loop),в которой ЦЛЗ охватывается петлей обратной связи в составе фазового компаратора 70 (ФК) и фильтра (Ф) (рис.1.43а). Каскады линии задержки имеют управляющие входы, изменением напряжения на которых можно согласовано и в достаточно широких пределах перестраивать задержку каждого каскада и, следовательно, задержку всей ЦЛЗ. ФК сравнивает по фазе (моментам поступления) очередной входной импульс Х и выходной импульс Y, представляющий собой задержанный в ЦЛЗ входной импульс предшествуЦЛЗ ющего такта. На выходе ФК получается сигнал фазовой разности в X ФК Δ Uу Ф виде импульса Δ, длительность и полярность которого соответствуют Y* значению и знаку фазовой разности. С помощью фильтра эти импульсы преобразуются в Y Блок селекции D а) UCC управляющее VT1 I VT3 напряжение U у , регулирующий задержку ЦЛЗ в направлении компенсации фазовой разности Δ. В установившемся синхронном режиме фронты выходных импульсов совпадают во времени с фронтами входных импульсов. Таким обра- X Y I Uу C VT4 VT2 I б) Рисунок 1.43 – Система DLL (а) и схема каскада цифровой линии задержки (б) зом, за счет обратной связи время задержки ЦЛЗ поддерживается равным периоду входных импульсов. Нужная задержка устанавливается блоком селекции, выбирающим в качестве основного выходного импульса Y* импульс с одного из промежуточных отводов ЦЛЗ в соответствии с управляющим цифровым кодом D. Показанный на рис.1.43б вариант схемы секции ЦЛЗ представляет собой инвертор (выделен пунктиром), подключенный к шине питания и общей шине через каналы транзисторов VT1 и VT2, которые ограничивают рабочий ток инвертора. Рабочий ток транзисторов I зависит от напряжения U у и уста71 навливается равным в транзисторах VT1 и VT2 с помощью токового зеркала VT3, VT4. Время задержки, измеряемое как интервал между моментами пересечения порога U th U CC 2 фронтом входного и спадом выходного импульсов, зависит от скорости перезаряда емкости нагрузки С, и, следовательно, от напряжения U у . Полагая характеристики p-канальных и n-канальных транзисторов зеркально симметричными K n K p K ,U th.n U th. p U th и учитывая, что на участке изменения выходного напряжения до U th U CC 2 транзисторы VT1 и VT2 остаются большей частью в области насыщения, выступая в роли источников тока I C K U ЗИ U th 2 , можно найти время задерж2 ки как t DLH t DHL CU CC . 2 K U th U у Формирователи длительности импульсов Формирователи длительности импульсов известны также как одновибраторы. Их задача состоит в генерировании одиночного импульса заданной длительности по входному запускающему сигналу. На рис.1.44 представлен вариант схемы одновибратора на элементах ТТЛ, состоящий из двух вентилей И-НЕ и времязадающей RC-цепи. Благодаря перекрестным обратным связям вентили образуют схему триггера, который в исходном состоянии сброшен - на его выходе Y удерживается низкий уровень напряжения. Падение напряжения на резисторе R определяется его сопротивлением и входным током вентиля I IL , то есть U R 0 I IL R . Сопротивление ре- & X 1 зистора выбирается достаточно малым, чтобы выполнялось усло- X Y 2 1 вие U R 0 U OLT . В момент UR поступления R τИ Y & C S 2 Uth t входного импульса Х на выходе Рисунок 1.44 – Одновибратор на логических 72 вентилях триггера Y формируется положительный логический перепад U , который через конденсатор проходит на резистор (точка 1). В результате совпадения высоких уровней «1» на входах вентиля И-НЕ 2 напряжение на его выходе становится низким и дублирует по второму входу вентиля И-НЕ 1 воздействие входного сигнала. После этого происходит процесс разряда конденсатора через резистор, напряжение на котором спадает по закону U R t I IL R U e t RC . Входным током вентиля I IH можно пренебречь ввиду его незначительности (единицы микроампер). Когда спадающее напряжение достигает порога U th , вентиль И-НЕ 2 переключается, что влечет за собой возврат триггера в исходное состояние с возникновением отрицательного логического перепада - U на выходе Y. Длительность выходного импульса находится из приведенного выражения при U R t И U th и равна И RC ln I IL R U . U th Отрицательный логический перепад через конденсатор С проходит на резистор. Далее следует перезаряд конденсатора, в процессе которого напряжение на резисторе стремится к исходному уровню U R 0 , ускорению процесса восстановления способствует входной ток вентиля. После восстановления схемы к исходному состоянию, по длительности не превышающего 3RC, допускается подача следующего запускающего импульса. Формирование импульсов c длительностью, меньшей длительности запускающих импульсов, можно осуществить и с помощью элементов задержки. Как пример подобного устройства на рис.1.45 показана схема логического дифференциатора, который формирует импульсы по фронту и спаду входного сигнала. Длительность импульса на выходе вентиля ИСКЛЮЧАЮЩЕЕ ИЛИ в соответ- X =1 X Y tD З XD tD XD Y 73 Рисунок 1.45 – Логический дифференциатор ствии с его функцией Y X X D X X D получается равной времени задержки tD . Генераторы импульсов В цифровых системах применяются генераторы постоянной частоты и генераторы, частота которых может перестраиваться изменением управляющего напряжения. Как и элементы задержки, генераторы могут строиться с применением выделенных времязадающих цепей либо с использованием задержки логических вентилей. Общий подход к проектированию генератора состоит в охвате усилительного каскада времязадающей цепью обратной связи. В обобщенной схеме генератора (рис.1.46) имеется прямая ветвь – усилитель с коэффициентом усиления К и фазовым сдвигом и цепь обратной связи с коэффициентом передачи , вносящая фазовое запаздывание . Для возбуждения и поддержания колебаний в генераторе необходимо выполнение двух условий: баланс амплитуд, который требует, чтобы произведение коэффициента усиления К прямой ветви и коэффициента передачи цепи обратной связи было больше единицы на частоте колебаний K 1; баланс фаз, заключающийся в том, чтобы суммарный фазовый сдвиг прямой и обратной ветви схемы UI K, UO , Рисунок 1.46 – Структура генератора был равен 2 , то есть 2 . Если используется инвертирующий усилитель, то он сам вносит фазовый сдвиг 180 O , и необходимый суммарный фазовый сдвиг сокращается до . Активным элементом схемы может быть как линейный усилитель, так и логический элемент, который также обладает усилительными свойствами, отличаясь от обычного усилителя ограничением размаха выходного напряжения стандартными логическими уровнями. Простейший генератор импульсов образуется замыканием инвертора цепью обратной связи через линию задержки (рис.1.47а). После включения питания на выходе линии за74 держки, состоящей из LC-звеньев, сохраняется низкий уровень напряжения, поэтому инвертор вырабатывает высокий уровень напряжения. Этот высокий уровень в течение времени nt D (n – число звеньев, tD – время задержки звена) распространяется по линии задержки, пока не достигает ее конца. После этого инвертор переключается и в линии задержки происходит распространение низкого уровня напряжения. Поскольку период колебаний включает два процесса распространения импульса (сначала его высокого уровня, затем – низкого) по линии задержки, то частота импульсов без учета собственной 1 1 а) 1 1 1 + - + - б) + - + - в) Рисунок 1.47 – Схемы кольцевых генераторов импульсов: а – на основе линии задержки, б – на цепи инверторов, в – на цепи дифференциальных буферов задержки инвертора составляет f 1 2nt D . Линия задержки может быть заменена цифровым эквивалентом в виде цепи инверторов (рис.1.47б), либо буферных дифференциальных каскадов (рис.1.47в). Следует заметить, что число n инвертирующих каскадов в генераторе для схемы (б) обязательно должно быть нечетным, это является необходимым условием возникновения и поддержания колебаний. В схеме (в) число каскадов может быть произвольным, поскольку дополнительный фазовый сдвиг получается за счет перекрестных обратных связей. В схемах кольцевых генераторов плавная перестройка частоты достигается выполнением каждого каскада в виде управляемого элемента задержки по типу каскадов системы DLL (рис.1.43). Кроме того, возможна дискретная перестройка частоты путем выбора точки подключения обратной связи: уменьшению числа каскадов в генераторе соответствует повышение его частоты. Повышение рабочей частоты кольцевого генератора предполагает уменьшение количества его каскадов. Поэтому практически важен вопрос о 75 минимальном числе кас- К() кадов кольцевого генератора, при котором обеспе- Полное переключение UO Мягкое ограничение чивается режим автоколе- 0 дБ ходы единственного дифа) КМОП на его противоний не возникает из-за не- N буфера фазные входы, то колеба- А Линейный режим баний. Если замкнуть выференциального В В' - () А' б) Рисунок 1.48 – Режимы колебаний в кольцевом генераторе: а – режимы, б – условия возбуждения выполнения условия возбуждения – недостаточного усиления при фазовом сдвиге (линейный режим и случай А на рис.1.48 а, б). По мере увеличения числа n каскадов задержки в генераторе общий фазовый сдвиг возрастает, и возникают близкие к синусоидальным автоколебания с малой амплитудой при коэффициенте усиления, равном единице. Дальнейшее увеличение числа каскадов n приводит к возрастанию времени задержки и коэффициента усиления прямой ветви. Это обусловливает возрастание размаха выходного напряжения, форма которого приближается к сглаженной трапеции (мягкое ограничение). Наконец, при существенном увеличении числа каскадов, каждый из них успевает полностью переключаться, размах сигналов достигает максимума, а их форма становится близкой к меандру. Для получения точного и стабильного значения частоты генерируемых импульсов часто применяются кварцевые резонаторы, принцип действия которых основан на пьезоэлектрическом эффекте – явлении деформации кристалла при приложении к нему электрического напряжения и появлении напряжения при деформации кристалла. Эквивалентная схема кварцевого резонатора и зависимость от частоты его сопротивления показаны на рис.1.49 а,б. Резонатор представляется высокодобротным последовательным LCконтуром, параллельно которому включена емкость кварцедержателя С2. В 76 связи с наличием двух емкостей в эквивалентной схеме резонатор имеет две частоты резонанса: последовательного ωS, на которой сопротивление становится близким к нулю, и параллельного ωP, когда сопротивление неограниченно возрастает. В схеме построенного на инверторах L мультивибратора (рис.1.49в) кварцевый резона- C1 Z(ω) C2 тор Z устанавливается вместо ωS а) R б) времязадающего конденсатора 1 и используется в режиме последовательного ω ωP 1 1 C2 в) Z резонанса. Емкости конденсаторов С1, С2 C1 задают глубину обратной свя- Рисунок 1.49 – Эквивалентная схема (а), частотная характеристика (б) и вариант подключения зи, вносят дополнительный кварцевого резонатора в схеме генератора (в) фазовый сдвиг и обеспечивают режим самовозбуждения. Эти емкости в высокочастотном генераторе обычно не превышают десяти пикофарад. Назначение резистора R – перевод охваченного им инвертора в режим, близкий к линейному. Без применения какихлибо дополнительных мер стабилизации такой генератор обеспечивает стабильность частоты колебаний порядка 0,001%. Распространенной схемой интегрального генератора является схема на основе инвертирующего триггера Шмитта, охваченного обратной связью через времязадающую RC-цепь (рис.1.50). Большинство серий микросхем средней интеграции включают триггеры Шмитта, обладающие гистерезисом передаточной характеристики с двумя порогами 1 3 Y С ТШ UtL боты схемы на наиболее простом примере КМОП UY UtH переключения U tL и U tH . Рассмотрим порядок ра- U R 2 UC 0 T1 T T2 t Рисунок 1.50 – Генератор импульсов на триггере Шмитта 77 исполнения, когда можно принять U OL 0, U OH U CC . В момент включения питания конденсатор С разряжен (U С 0 ), поэтому на выходе будет уровень напряжения U OH U CC . Ввиду разности потенциалов между выводами резистора R через него начинает протекать ток, заряжающий конденсатор С. Заряд продолжается до момента, когда U C t достигает порога U tH , триггер Шмитта переключается, и на его выходе устанавливается низкий уровень напряжения U OL 0 (точка «1» на временной диаграмме). С этого момента начинается экспоненциальный разряд конденсатора, напряжение на котором стремится от исходного уровня U tH к нулю: UC t UtH et RC . (1.14) Участок разряда, определяющего полупериод колебаний Т1, продолжается до момента, когда U C t сравняется с нижним порогом U tL (точка «2»). Из (1.14) при UtH eT 1 RC UtL следует T1 RC lnU tH U tL . (1.15) Далее вновь начинается участок заряда конденсатора от исходного напряжения U tL до верхнего порога U tH , при этом экспонента стремится к уровню U CC : UC t UtL UCC UtL 1 et RC . (1.16) В момент t T2 , когда напряжение сравняется с порогом U tH (точка «3»), из (1.15) следует: U U tL . T2 RC ln CC U U tH tL (1.17) Частота генерируемых импульсов равна f 1 T1 T2 . На том же принципе работает микросхема интегрального таймера NE555, известная в отечественном варианте как КР1006ВИ1, схема включения которой в качестве генератора относительно низкочастотных импульсов показана на рис.1.51. Таймер (выделен пунктиром) содержит два компарато78 ра, выходами подключенных к общему RS-триггеру и выходной разрядный транзисторный ключ. Опорные напряжения сравнения для компараторов, установленные внутренним делителем напряжения R-R-R и рав- UCC R R2 R = ные 1/3 и 2/3 от напряжения питания & R UCC, определяют пороги переключе- & * ния триггера Шмитта, каковым, в совокупности, и являются пара ком- VT R1 С = R А Q КР1006ВИ1 параторов с триггером. Времязадающая цепь R1, R2, C подключается Рисунок 1.51 – Автогенератор на таймере к таймеру внешним путем. Когда разрядный ключ в микросхеме закрыт, то конденсатор С заряжается через резисторы R1 и R2 до порога U tH 2 U CC . После достижения это3 го порога срабатывает верхний компаратор, который взводит RS-триггер, что в свою очередь приводит к открыванию транзистора VT. В результате устройство переключается на разряд конденсатора через резистор R1 и транзистор. После того, как напряжение на конденсаторе сравняется с порогом U tL 1 U CC , срабатывает нижний компаратор, триггер сбрасывается, и тран3 зистор VT вновь закрывается, обеспечивая переход схемы в исходный режим заряда конденсатора. Длительности полуволн выходного напряжения Т1 и Т2 равны соответственно T1 R1 R2 C ln 2 , T2 R1C ln 2 , а частота выходных импульсов составляет f 1 T1 T2 1 2 R1 R2 C ln 2 . В режиме одновибратора входные сигналы подаются на отключенный от схемы отмеченный «*» вывод микросхемы, а резистор R1 исключается из схемы (R1 = 0). Длительность формируемого выходного импульса определяется выражением 79 t И R1C ln 3 . Достоинством таймера является высокая стабильность генерируемых импульсов, благодаря тому, что при изменении питающего напряжения сопряженно изменяются ток во времязадающей цепи и пороги переключения триггера Шмитта. Электронная перестройка частоты генератора импульсов осуществляется изменением параметров времязадающих цепей. Основу представленной на рис.1.52а структуры высокочастотного управляемого генератора, ориентированной на построение в базисе ЭСЛ, составляет триггер Шмитта, охваченный обратной связью через времязадающую цепь в виде конденсатора с регулируемым источником постоянного тока разряда I. Напряжение на конденсаторе U C линейно спадает до нижнего порога триггера Шмитта, после переключения которого замыкается ключ S. Тогда конденсатор быстро заряжается до высокого уровня U OH , что вызывает обратное переключение триггера Шмитта. Далее вновь формируется линейно спадающий участок пилообразного напряжения и работа устройства периодически повторяется. На рис.1.52б представлена принципиальная схема такого генератора, построенная на половине микросхемы ЭСЛ типа К500ЛП115 (четыре дифференциальных приемника с линии - рис.1.50в). Приемник В благодаря положительной обратной связи выполняет функции триггера Шмитта, приемник А служит зарядным ключом. Хотя пороги переключения такого триггера Шмитта совпадают по значению с уровнями ЭСЛ U tL U OL ,U tH U OH , пересечение этих порогов пилообразным напряжением и, следовательно, работоспособность схемы все же гарантируется задержками переключения приемников. Модуляционная характеристика генератора близка к линейной f f O KU у , где f O - частота при фиксированном значении управляющего напряжения U *у : 80 CR1U f O 1 * 2t P , U у U CC U бэ U U OH U OL - логический перепад, U бэ 0,7 B - напряжение база-эмиттер транзистора, t P - время задержки распространения приемника, K 1 CR1 U - крутизна модуляционной характеристики. UOH S Y ТШ I Y UT VT3 B A VT1 С Uу VT С X R2 VT2 Y X R1 0 UY UC t -UCC -UCC б) в) а) Рисунок 1.52 – Управляемый генератор импульсов: а – структура и диаграммы сигналов, б – ЭСЛ генератор, в – схема дифференциального приемника К500ЛП115 1.5.2 Усилители сигналов Усилители применяются в схемотехнике компьютеров и цифровых систем связи для увеличения амплитуды слабых сигналов, необходимого для преобразования их в форму, удобную для последующей цифровой обработки, а также для повышения мощности сигналов при возбуждении исполнительных органов типа электродвигателя, визуализации информации и пр. По своему функциональному назначению усилители можно разделить на линейные и ключевые. Если ключевые усилители обеспечивают замыкание и размыкание цепи, то линейные усилители служат для неискаженной передачи формы входного сигнала. Наиболее распространенные линейные усилители в ЭВМ: * усилители сигналов чтения внешних запоминающих устройств; * видеоусилители в трактах формирования сигналов изображения; * усилители мощности – драйверы электроприводов механических устройств. 81 Для неискаженного воспроизведения формы входного сигнала усилитель должен иметь: 1) линейную передаточную (амплитудную) характеристику U O U O U I ; 2) плоскую К() К0 К0/√2 амплитудно- частотную характеристику (АЧХ) в полосе усиливаемых в н частот K j K , которая отсчитывается по уровню -3дБ ( K 0 2 , где K 0 - коэф- фициент усиления в центре полосы рис.1.53); φ() Рисунок 1.53 – Амплитудно-частотная и фазо-частотная характеристики линейного усилителя 3) линейную фазо-частотную характеристику (ФЧХ) . Групповое время запаздывания tзо определяется из ФЧХ как t з 0 ( ) / tg . Условие неискаженного усиления сигналов можно пояснить, разложив входной периодический сигнал сложной формы в ряд Фурье: n U I ( t ) U mk sin( kt ) . k 1 Идеальный усилитель на основании принципа суперпозиции должен увеличить по амплитуде все составляющие спектра в одно и то же число раз К0 и задержать их на одно и то же время tз0, его выходное напряжение записывается как: U O ( t ) K 0 U mk sink t t з 0 . n k 1 Перечисленные условия гарантируют повторение формой выходного сигнала формы входного сигнала. Высокая помехоустойчивость предполагает нечувствительность предусилителя к действию помех в цепях питания и к влиянию электромагнитных наводок. Эффективным средством борьбы с помехами является применение 82 дифференциальных транзисторных каскадов, подавляющих синфазные составляющие входного напряжения. Ранее уже был описан принцип действия дифференциального усилителя (см. 1.1.3), здесь же рассмотрим некоторые его усовершенствования. Первая схема (рис.1.54а) отличается от базовой схемы дифференциального каскада наличием отдельных резисторов Rэ в эмиттерных цепях транзисторов VT1, VT2 кроме общего резистора эмиттерного смещения Rээ. Это приводит к снижению коэффициента усиления дифференциального сигнала, однако стабилизирует его значение, которое перестает зависить от крутизны передаточной характеристики транзисторов. Ниже приведены известные формулы для вычисления коэффициентов усиления дифференциального Кдиф и синфазного Ксинф сигналов, а также так называемого коэффициента подавления синфазной составляющей Кпсс. +Е1 +Е1 Rк1 Rк2 VT3 VT4 UO2 UO1 UO1 VT2 Rэ UI1 Rэ UI2 UI1 VT1 VT2 UI2 VT1 Rээ а) -Е2 Iэ б) -Е2 Рисунок 1.54 – Варианты схемы дифференциального усилителя: а – со стабилизирующими эмиттерными резисторами, б - с источником тока и активной коллекторной нагрузкой Rк rэ Т I э K U U Rк 2 Rэ , диф O I 2 Rэ rэ Rк Rээ Rэ , Rк 2 Rээ , K синф 2 R R r ээ э э K псс Rээ Rэ . Резкому уменьшению Ксинф способствует замена резистора Rээ источником стабильного тока, что по сути означает Rээ . Включение «токового 83 зеркала» в качестве активной коллекторной нагрузки транзисторов базового каскада (транзисторы VT3, VT4) Еще резче уменьшить Kсинф можно, если заменить на генератор стабильного тока с Rвых . Повысить Kдиф можно, заменив Rк на так называемое токовое зеркало (активную коллекторную нагрузку) (рис.1.54б), что позволяет добиться в одном каскаде Kдиф > 5000. Поэтому такие каскады используют чаще в усилителях с обратной связью. Усилители с автоматической регулировкой усиления Усилители с автоматической регулировкой усиления (АРУ) применяются для получения стандартной амплитуды усиленного сигнала в тех случаях, когда входной сигнал имеет значительный (до 10 и более раз) разброс амплитуды. Такие усилители почти всегда используются в каналах воспроизведения информации внешних запоминающих устройств. Основным элементом усилителя UCC с АРУ является управляемый усили- Rк2 Rк1 тель, который может строиться по ΔUО IK3 разным принципам. В интегральных БИС чаще всего используется схема Uу VТ3 ального каскада на транзисторах VT1VT2, дифференциальные каскады VT3-VT4 и VT5-VT6 служат распре- IK5 + IK6 VТ4 VТ5 _ VТ6 IK2 IK1 смесителя, называемого также схемой литель выполнен в виде дифференци- IK4 + так называемого двойного балансного Гильберта (рис.1.55). Основной уси- _ VТ2 + VТ1 ΔUI _ Rэ Рисунок 1.55 – Двойной балансный смеситель делителями коллекторных токов основного дифференциального каскада, сопряженно управляемыми напряжением Uу. Выходное напряжение ΔUO образуется как разность падений напряжения на коллекторных резисторах Rк1 и Rк2. 84 Рассмотрим характерные режимы работы схемы: 1) если U у 0 , то ток Iк1 распределяется поровну между транзисторами VТ3,VТ4 ( I К 3 I К 4 I К 1 2 ), а ток Iк2 - между транзисторами VТ5 и VТ6 ( I К 5 I К 6 I К 2 2 ). В резисторе Rк1 происходит суммирование приращений Iк3 и Iк5, которые равны по величине и противоположны по знаку, аналогично на Rк2 суммируются Iк4 и Iк6. В результате выходное напряжение U в ых равно нулю; 2) если U у 2T ( T 26 мВ – температурный потенциал), то VТ3 и VТ6 полностью открыты, а VТ4 и VТ5 закрыты. При этом весь ток Iк1 проходит через транзистор VТ3 на Rк1, а Iк2 - через VТ6 на Rк2. Выходное переменное напряжение U O будет максимальным (так как VТ3 и VТ6 как бы замкнуты, а VТ4 и VТ5 разомкнуты, то схема представляет собой простой дифференциальный усилитель с Rк1 в коллекторе VТ1 и Rк2 в коллекторе VТ2); 3) если U у 2T , то VТ3 и VТ6 закрыты, а VТ4 и VТ5 открыты. При этом образуется дифференциальный усилитель с Rк2 в коллекторе VТ1 и Rк1 в коллекторе VТ2. Нетрудно убедиться, что при этом также получается максимальный коэффициент усиления, однако выходной сигнал получается в противофазе (сдвиг 180о) по сравнению с режимом 2; 4) при 2T U у 2T коэффициент усиления зависит от значения Uу и регулируется от максимального отрицательного до максимального положительного значения. В практических приложениях чаще используется диапазон 0 < Uу < 2T, в котором коэффициент усиления регулируется от нуля до максимального значения без фазоинверсии выходного напряжения. Пример схемы АРУ (рис.1.56) включает кроме управляемого усилителя (УУ) цепь его обратной связи по управляющему входу через компаратор, счетчик импульсов и цифроаналоговый преобразователь (D/A). В начале воспроизведения информационных сигналов на счетчик СТ2 поступает сигнал L, устанавливающий исходное максимальное состояние счетчика. При этом на 85 выходе цифроаналогового преобразователя оказывается КU = f(Uу) UI максимальное Uу напряжение, задающее максимальный коэффициент усиления KU управляе- D/A мого усилителя. Поскольку амплитуда U O превышает опорное напряжение UO УУ К CT2 -1 = Uref L L U ref , на выходе компаратора начинают формироваться импульсы, последовательно уменьшающие содержимое счетчика. Это приводит к пошаговому снижению коэффициента Uref UO t усиления УУ до тех пор, пока UО не становится по амплитуде несколько меньше Uref. Тогда импульсы на выходе компара- К Рисунок 1.56 – Усилитель с АРУ тора прекращаются, поэтому достигнутое состояние счетчика и, следовательно, напряжение Uу остаются далее неизменными, поддерживая достигнутое значение UО. Усилители записи Запись информации на магнитный носитель производится путем реверса магнитного потока в рабочем зазоре магнитной головки с помощью специального усилителя записи. Магнитная головка представляет собой миниатюрный кольцевой магнитопровод из ферритового материала с узким зазором. При поступлении каждого импульса записи производится перемагничивание участка магнитного носителя, проходящего в данный момент мимо рабочего зазора головки. Перемагничивание осуществляется магнитным потоком в зазоре головки, поток же пропорционален величине тока в обмотке головки и числу витков в ней. При этом к форме тока записи предъявляются очень жесткие требования: амплитуды его положительной и отрицательной полуволн должны быть равны, выбросы по фронтам тока записи также ре86 гламентированы стандартом. Задача равенства амплитуд полуволн решается разделением обмотки магнитной головки на две полуобмотки с выведенной средней точкой и использованием одного и того же источника тока для обеих UI I1 I2 +E1 VT3 Uсм VT1 VT2 Т UI VT4 Т Разрешение записи VT5 I1 t I2 t I I+ =I1 R IΣ I- =I2 t -Е2 Рисунок 1.57 – Усилитель записи магнитного ЗУ полуобмоток (рис.1.57). В современных магнитных ЗУ используются методы записи с фазовой модуляцией, представляющие собой модификации способа без возвращения к нулю, при котором по каждому входному импульсу нужно просто изменить полярность тока записи. Для этого на входе усилителя записи включен счетный триггер, выходами связанный с входами дифференциального каскада переключателя тока I общего источника тока записи на транзисторе VT5. Источник тока включается сигналом разрешения записи, для чего напряжение на базе VT5 повышают до некоторого заданного уровня. Для повышения быстродействия усилителя в коллекторных цепях основных транзисторов переключателя тока VT1 и VT2 установлены транзисторы VT3 и VT4, включенные по схеме с общей базой. Каждая пара транзисторов (VT1 и VT3, VT2 и VT4) образует так называемую каскодную схему, применяемую для устранения эффекта Миллера. Упомянутый эффект состоит в возрастании в раз влияния емкости Cк транзистора в схеме с общим эмиттером, что приводит к увеличению фронтов импульсов на коллекторе. Результирующий ток в обмотке магнитной головки равен сумме полутоков I1 87 и I2, которые с высокой точностью равны между собой по абсолютному значению за счет применения общего источника тока I. Видеоусилители Видеоусилители используются в электронно-лучевых мониторах для формирования элементов изображения, а также для управления электрооптическими модуляторами лазерного излучения. Для получения цветного изображения с разрешением 10241024 элементов видеоусилитель должен иметь полосу пропускания от 0 до 100 МГц (усилитель постоянного тока) и размах выходного напряжения 50...60 В. Длительность фронта и спада импульса на выходе не должна превышать 5 - 7 нс. Задача создания видеоусилителя достаточно сложна, ее решение требует применения специальных транзисторов с большой граничной частотой усиления fТ, малой емкостью коллекторного перехода СК, большим допустимым током коллектора IК. Проблема заключается в необходимости быстрого перезаряда емкости нагрузки Сн, каковой является, например, управляющий электрод электронно-лучевой трубки, и паразитной емкости Сп схемы током I ( Сн Сп ) U . t Обычно Сн составляет порядка 10 пФ, а Сп хотя и стараются уменьшить, но около 3-5 пФ всегда остается, поэтому необходимый ток оценивается значением I 10 5 10 12 60 180 10 3 9 5 10 (А). Указанные параметры являются отличительными особенностями видеоусилителя, которые и выделяют его в особой класс схем. Рассмотрим типовую схему оконечного каскада видеоусилителя, показанную на рис.1.58. Эта схема состоит из каскодного усилительного каскада VT1, VT2, устраняющего эффект Миллера, с резистивным делителем напряжения Rэ1, Rэ2, служащим для смещения рабочей точки каскада с тем, чтобы обеспечить работу с однополярным входным напряжением. Диод VD1 слу88 жит для уменьшения переходных искажений, связанных с зоны нечувствительности выходного двухтактного эмиттерного повторителя VT3, VT4. Выходной повторитель выполнен по схеме, позволяющей компенсировать Rк его входную емкость. В отличие от обычного эмиттерного повторителя, у которого входная емкость равна емко- база-коллектор VD2 VD1 Uсм (12 В) Rб А VD3 R2 Rэ1 Вход CН VТ4 VT2 течет. Действительно, напряжение на переходах R1 VТ3 сти коллекторного перехода Cк, здесь Cк не проявляется так как ток через нее не +E 80В VT1 Rэ2 остается неизменным благодаря стабилитронам Рисунок 1.58 – Видеоусилитель VD2 и VD3, с помощью которых напряжения на коллекторах транзисторов VT3, VT4 по переменной составляющей повторяют входное. Коэффициент усиления усилителя равен KU Rк / Rэ1 Rэ 2 . Таким образом, в схеме видеоусилителя задача сводится к обеспечению быстрого перезаряда емкости Cк транзистора VT2. Поэтому именно этот транзистор выбирают высоковольтным, быстродействующим и с малым значением емкости коллекторного перехода. Поскольку емкость нагрузки благодаря эмиттерному повторителю оказывается отсеченной от точки «А» схемы (рис.1.58), то к этой точке остается подключенной только емкость CК транзистора Т2 и некоторая паразитная емкость. Длительность фронта выходного напряжения определяется постоянной времени заряда этой емкости и примерно равна t ф 2,2 Rк Cк Сп , что дает основания для выбора значения сопротивления резистора Rк. Усилители мощности 89 Во всех устройствах, где есть механические перемещающиеся узлы (внешние ЗУ, принтеры, перфораторы и пр.), управление этими частями осуществляется с помощью усилителей мощности, возбуждающих обмотки двигателей, электромагнитов, головок громкоговорителей и др. Такое возбуждение в зависимости от типа исполнительного органа подразумевает либо ключевой, либо линейный режим усилителя мощности. Особое место при проектировании усилителя мощности занимает выбор линейного оконечного каскада. В интегральных микросхемах, где практически невозможно создать конденсаторы большой емкости, катушки индуктивности и трансформаторы, получили распространение так называемые бестрансформаторные каскады. Простейшим бестрансформаторным линейным усилителем мощности является эмиттерный повторитель на единственном транзисторе (рис.1.59а). Он обладает высоким входным и низким выходным сопротивлением, однако неэкономичен, так как в отсутствии входного напряжения U I ~ 0 через транзистор уже протекает ток Iэ ≈ E /Rэ. Мощность, потребляемая каскадом от источника питания, при этом составляет PE 2E I э 2E 2 Rэ . Напряжение на нагрузке ограничено снизу, так как при понижении входного отрицательного напряжения до уровня, определяемого делителем напряжения Rэ – RН, транзистор закрывается. Следовательно, U Im ax E Rн . R э Rн При этом мощность в нагрузке (по постоянному току) будет Pн U Im2 ax / Rн E 2 Rн . ( R э Rн ) 2 Максимального значения Pн достигает при Rн = Rэ, когда она достигает значения . Таким образом, к.п.д. схемы составляет всего 90 Pн / PЕ +Е1 UI 1 ( = 12,5% ). 8 +Е1 VT UI VT1 UI UO Rэ UO VT2 RН -Е2 UO RН t Переходные искажения -Е2 а) б) в) Рисунок 1.59 – Эмиттерный повторитель как усилитель мощности Повышенный к.п.д. обеспечивают двухтактные выходные каскады. В показанной на рис.1.59б схеме при положительном входном напряжении работает верхний n-p-n транзистор VT1, а при отрицательном - нижний pn-p транзистор VT2. Ток нагрузки протекает либо из +Е, либо в -Е. Размах неискаженного выходного напряжения этой схемы располагается в пределах от (Е-Uкэ) до снизу (-Е+Uкэ), а к.п.д. может достигать значения 90% и более. Однако двухтактному каскаду свойственна зона нечувствительности: при UI = 0 закрыты оба транзистора, которые начинают открываться только при U I U бэ . Это приводит к так называемым переходным искажениям формы выходного напряжения типа «ступенька». На рис.1.60 показан пример построения R2 полного усилителя мощности на базе опера- +E ционного усилителя. Функция операционного усилителя - усиление напряжения, функция выходного каскада - усиление мощности. В VT1 UI R1 UO DA VT2 выходном каскаде при этом могут применяться составные транзисторы (схема Дарлингто- -E на). Коэффициент усиления напряжения в Рисунок 1.60 – Пример схемы полного усилителя мощности на операционном усилителе схеме определяется значениями сопротивлений резисторов KU -R2/R2. 91 Для уменьшения переходных искажений +E1 транзисторы выходного каскада смещают на граR ницу активной области, чтобы через транзисторы постоянно протекал небольшой «сквозной» ток (ток покоя). С этой целью между базами транзи- VT1 UI VD1 VD2 сторов включают цепь смещения, например на диодах или транзисторах (рис.1.61). Эта цепь позво- чувствительности или совсем устраняется, или становится малой. RH VT2 R ляет компенсировать падение напряжения на эмиттерных переходах транзисторов, поэтому зона не- UO -E2 Рисунок 1.61 – Двухтактный усилитель с компенсацией переходных искажений Однако при этом возникает проблема температурной стабильности каскада, поскольку из-за разного температурного изменения падений напряжения на диодах и эмиттерных переходах транзисторов сквозной ток может либо превысить допустимое значение, либо исчезнуть вовсе, что приведет к возникновению зоны нечувствительности. Чтобы избежать подобных проблем, предусматриваются цепи стабилизации сквозного тока. В схеме усилителя мощности, показанной на рис.1.62, предусмотрена следящая цепь стабилизации тока покоя выходного каскада, выделяющая «чистый» сквозной ток из токов выходных транзисторов. В этой схеме операционный усилитель DA управляет выходным каскадом - транзисторами VТ6 и VТ7, включенными по схеме с общим эмиттером, своими токами по выводам питания. Выход операционного усилителя заземлен. Транзисторы VТ1 и VТ2, включенные по схеме с общей базой, служат одновременно источниками питающих напряжений для DA и каскадом промежуточного усиления. При повышении входного напряжения возрастает втекающий выходной ток операционного усилителя, которые через внутренние структуры DA попадает в цепь его отрицательного питания - эмиттер VТ2. Это приводит к увеличению тока через выходной транзистор VТ7 и к понижению выходного напряжения. При понижении входного напряжения увеличивается ток в цепи 92 положительного питания операционного усилителя, что в итоге приводит к повышению выходного напряжения. Коэффициент усиления определяется +E1 R3 С1 R7 VT6 R2 VD1 VT1 С2 R4 UI R13 R1 DA 1 UO R10 VT3 VT5 VD2 VT4 R5 VT2 R9 VT7 R6 R8 R11 R12 -E2 Рисунок 1.62 – Схема усилителя мощности с цепью стабилизации сквозного тока отношением сопротивлений резисторов R2/R1. Величины питающих напряжений DA задаются делителем напряжения R3...R6. Датчиком общего для обоих выходных транзисторов VТ6 и VТ7 тока (сквозного тока) служит резистор R13, включенный между их коллекторами. Для сквозного тока не остается другого пути: так как падение напряжения на R13 не может превышать напряжения база-эмиттер сравнивающего транзистора VТ5 (переход база-эмиттер шунтирует R13), то диоды VD1 и VD2, через которые протекает выходной ток нагрузки, не могут быть открыты одновременно. Сквозной ток в схеме стабилизируется на уровне Uбэ/R13. Это значение автоматически поддерживается сравнивающим резистором VТ5: при увеличении сквозного тока коллекторный ток VТ5 увеличивается, что приводит к уменьшению напряжения на базе VТ3 и, следовательно, к уменьшению его эмиттерного и коллекторного токов. В результате сокращается падение напряжения на резисторах R7, R8 и сквозной ток уменьшается за счет одновременного уменьшения токов в транзисторах VТ6, VТ7. Аналогично компенсируется и уменьшение сквозного тока. 93 Конденсатор С2 служит для сглаживания колебаний напряжения на резисторе R13, которые могут появляться при возрастании амплитуды выходного напряжения. Конденсатор С1 корректирует частотную характеристику усилителя мощности. 1.5.3 Электронно-оптические элементы Одно из перспективных направлений развития схемотехники цифровых систем связано с заменой электрических сигналов оптическими, позволяющей повысить скорость обработки информации и улучшить помехоустойчивость благодаря электрической нейтральности фотона. Световые сигналы используются в оптических запоминающих устройствах, датчиках угловых и линейных перемещений, линиях передачи данных, элементах гальванической развязки цепей. Источники оптического излучения и фотоприемники Практическое применение в цифровой технике получили источники и приемники оптических сигналов на основе p-n переходов. Их достоинствами являются малые габариты, хорошие частотные свойства и простота схемного обрамления. К оптическим источникам на p-n переходе относятся светоизлучающие диоды (светодиоды) и полупроводниковые лазеры. Работа светодиода основана на явлении электролюминесценции, которое представляет собой излучение света кристаллом полупроводника при воздействии на него электрического поля. Электрон в твердом теле может находиться либо в свободном состоянии (свободная энергетическая зона), либо в связанном состоянии (валентная энергетическая зона). Между свободной и валентной зонами располагается запрещенная зона. Возбуждение электронов в валентной зоне достигается подачей на p-n переход прямого напряжения смещения, в результате электроны переходят в свободную зону и отдают энергию в виде фотонов оптического излучения, после чего возвращаются в валентную зону. Длина волны излучения λ светодиода зависит от ширины запрещенной зоны полупроводникового материала Е: 94 hc E , где h – постоянная Планка, а с – скорость света. Для излучения в видимой области спектра применяется главным образом фосфид галлия с шириной запрещенной зоны 2,26 эВ. Все более широкое распространение в качестве источника интенсивного монохроматического излучения находит лазер (LASER – Light Amplification by Stimulated Emission of Radiation). Лазер в общем случае можно рассматривать как оптический генератор, то есть усилитель с положительной обратной связью. Полупроводниковый лазер представляет собой прямосмещенный p-n переход, который возбуждается электрическим током. Возбуждение заключается в рекомбинации дырок и электронов вблизи перехода с высвобождением фотонов, причем, если возбуждающий ток достаточно велик, то за счет концентрации электронов и дырок испускаемые фотоны стимулируют рождение новых фотонов. В качестве фотоприемников чаще всего используются фотодиоды и фототранзисторы, из которых последние отличаются наличием усилительного элемента. Быстродействие фототранзистора существенно уступает быстродействию фотодиода частично из-за наличия паразитной емкости коллекторного перехода, частично из-за ограничения, связанного с полосой усиления (произведение коэффициента усиления на ширину частотной полосы у обоих приборов примерно одинаково). На рис.1.63а показано семейство вольтамперных характеристик фотодиода, положение которых меняется с ростом светового потока Ф. Две основные схемы включения фотодиода представлены на рис.1.63б, в. Если фотодиод используется без внешнего питания (схема а), то его рабочая точка располагается в IV квадранте и он работает в режиме фотогальванического элемента. Напряжение UR и ток IR через сопротивление нагрузки RH определяются точкой пересечения вольтамперной характеристики фотодиода при данном световом потоке с линией нагрузки, которая проходит через начало координат. В быстродействующих преобразователях предпочтительно фо95 U I Ф I II -E E UR U IR III б Rн б) Ф a Rн в) U IV -E/R а) Рисунок 1.63 – Вольтамперная характеристика (а) и схемы включения фотодиода в режиме фотогальванического элемента (б) и фотодиодном режиме (в) тодиодное включение с внешним источником питания Е (рис.1.63в), поскольку резко сокращается емкость обратносмещенного p-n перехода и, следовательно, уменьшается постоянная времени цепи. В этом режиме линия нагрузки прибора оказывается в III квадранте и проходит через точки с координатами (-Е, 0) и (0, -E/RН). Для приема светового потока в корпусе фотодиода предусмотрено прозрачное окно. Несмотря на то, что фотодиоды рассчитаны на прием излучения в видимом диапазоне спектра, они весьма чувствительны к температуре окружающей среды. По этой причине при проектировании усилителя оптических сигналов (фотоусилителя) для работы в широком диапазоне температур приходится решать проблему отделения полезного фототока от темнового фонового тока. Эта проблема особенно остро встает при усилении аналоговых сигналов. Примеры исполнения схем фотоусилителя показаны на рис.1.64. В первой схеме (а), предназначенной для усиления сигналов с сохранением постоянной составляющей напряжения, используется мостовое включение двух фотодиодов, один из которых постоянно затемнен. Темновые токи рабочего VD1 и балластного VD2 фотодиодов, одинаковые при любой температуре среды, вызывают равные приращения напряжения на входах дифференци- 96 ального усилителя и таким образом компенсируются. Усиливается лишь составляющая напряжения на фотодиоде VD1, вызванная его освещением. Е Rн Е Rн ТШ L + _ C VD1 VD2 (затемнён) VD1 а) R б) Рисунок 1.64 – Варианты схем усилителя сигналов фотоприемника: а – усилитель постоянного тока, б – усилитель-формирователь переменного тока Во второй схеме (б) темновой ток игнорируется благодаря замыканию фотодиода по постоянному току через катушку индуктивности. Для импульсов тока, вызываемых оптическими сигналами, катушка индуктивности представляет достаточное сопротивление, на котором образуются соответствующие импульсы напряжения. Эти импульсы усиливаются по амплитуде усилителем переменного тока и далее преобразуются в цифровые сигналы со стандартными уровнями напряжения. В качестве формирователя обычно применяется компаратор с гистерезисной передаточной характеристикой триггера Шмитта (ТШ), обладающий повышенной помехоустойчивостью. Элементы индикации К элементам индикации относятся разнообразные приборы, обеспечивающие наблюдение состояния цифрового устройства, вывод информации или сигнализацию о прохождении этапов вычислительного или измерительного процесса. Индикаторы могут быть сложными, такими как табло и мониторы с символьной и графической информацией, и простыми в виде отдельных светодиодов и матриц светодиодов. Среди простых элементов индикации, предназначенных для вывода символьной информации, наибольшее 97 распространение получили полосковые и мозаичные светодиодные индикаторы и жидкокристаллические индикаторы. a a f a b g 0V b e UCC b c g DC ИД2 D0 D1 D2 D3 *D UCC g d а) б) в) г) Рисунок 1.65 – Семисегментный индикатор (а), варианты схемы индикатора с общим катодом (б) и общим анодом (в), подключение дешифратора (г) В семисегментном полосковом индикаторе светодиоды конструктивно выполнены в виде полосок a …g (рис.1.65а), цифры от 0 до 9 образуются свечением выбранных полосок. Варианты схем таких индикаторов различаются полярностью включения светодиодных фрагментов – с общим катодом (б) и с общим анодом (в), а также величинами рабочих токов и цветом свечения. Для преобразования двоично-десятичного кода в семисегментный код выпускаются специальные микросхемы, ток через светодиоды ограничивается внешними резисторами (г). Мозаичные индикаторы пред0 1 0 0 0 1 ставляют собой матрицу светодиодов размерностью 4 6 , 5 7 , 7 9 и боЭлементы матрицы возбуждаются динамическим способом построчно унитарным кодом, который генерируется распределителем импульсов генератора G. Унитарным кодом называют nразрядный параллельный код, высокий уровень единицы в котором поочередно появляется только в одном G Распеделитель импульсов лее элементов изображения (рис.1.66). 0 1 2 3 4 5 6 1 0 0 0 1 1 1 0 0 1 0 1 0 1 1 0 0 1 … … . ……. Генератор слов строки Рисунок 1.66 – Мозаичный индикатор и фрагмент схемы управления им из разрядов, в остальных разрядах остаются нули. Каждый элемент в строке 98 матрицы возбуждается на непродолжительное время при условии, что на него по столбцу поступает низкий уровень нуля. Жидкокристаллические индикаторы (ЖКИ) отличаются пониженным энергопотреблением и по этой причине находят применение в портативных компьютерах и аппаратуре цифровой связи с батарейным питанием. Жидкий кристалл при низких температурах представляет собой обычный кристалл, при высоких температурах переходит в жидкое состояние, а в среднем диапазоне температур обладает анизотропными свойствами. Молекулы жидкого кристалла под действием электрического поля приобретают упорядоченную ориентацию в пространстве, что приводит к изменению оптических свойств. Конструкция индикатора ЖКИ состоит из двух стеклянных пластин с наклеенными на их внутренних поверхностях прозрачными нужной один U0 DC D0 D1 D2 D3 D4 электродами конфигурации общий d0 d1 d2 d3 d4 . . . . и d4-1 =1 =1 . . . . =1 электрод. Между пластинами разме- di щается жидкий кристалл. U0 Электрод на передней стек- d i + U0 лянной пластине прозрачен, электрод задней пластины может быть отражающим, либо также прозрачным для UЖКИ Рисунок 1.67 – Схема управления матрицей ЖКИ случая, когда прибор работает на просвет. Если между электродами создается разность потенциалов, вещество жидкого кристалла теряет прозрачность и находящийся под напряжением электрод становится видимым. ЖКИ потребляют очень малую мощность, не требуют элементов сопряжения с цифровы- 99 ми микросхемами, однако яркость их изображения невелика и изображение не видно в темноте. Возбуждение сегментов матрицы ЖКИ производится переменным напряжением, которое не должно содержать постоянной составляющей во избежание преждевременного износа. Для получения переменного напряжения применяется фазовый способ управления, в соответствии с которым на электроды передней и задней пластин постоянно подаются прямоугольные импульсы. Если фазы импульсов одинаковы, то разности потенциалов между электродами нет, и сегмент не возбужден. Если же импульсы на электроды подаются в противофазе, то между электродами возникает переменное напряжение удвоенной амплитуды, достаточное для возбуждения сегмента. Схема управления ЖКИ (рис.1.67) представляет собой управляемый инвертор в виде вентиля ИСКЛЮЧАЮЩЕЕ ИЛИ. Схема питается тактовыми импульсами U 0 с частотой в несколько десятков герц, при которой импульсное возбуждение сегментов воспринимается зрением как непрерывное свечение. Эти тактовые импульсы подаются на объединенные первые входы вентилей ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых соединены с соответствующими выходами дешифратора. Если на i-ом выходе дешифратора удерживается низкий уровень логического «0», то напряжение на выходе iого вентиля повторяет напряжение U 0 , и, следовательно, разность потенциалов электродов i-ого сегмента ЖКИ равна нулю. Если же на i-ом выходе дешифратора появляется высокий уровень логической «1», то вентиль инвертирует напряжение U 0 , поэтому на сегменте ЖКИ возникает переменное напряжение с амплитудой, в два раза превышающей амплитуду тактовых импульсов. Оптроны Оптронами называют оптоэлектронные приборы, в которых имеются электрически изолированные светоизлучатель и фотоприемник с оптической связью между ними, конструктивно связанные друг с другом. В электронной 100 схеме оптрон выполняет функцию элемента связи с гальванической развязкой входа и выхода. Оптроны классифицируются по типу фотоприемника (светоизлучателем почти всегда служит светодиод) и по конструктивному оформлению. По этим признакам различают элементарные оптроны – оптопары (рис.1.68), оптронные микросхемы и специальные оптроны. В специальных оптронах а) б) в) г) Рисунок 1.68 – Условные обозначения опотопар: а – диодная, б – транзисторная, в – тиристорная, г - резисторная оптический канал может быть открытым, в этом случае путем воздействия на оптический канал можно создавать различные виды датчиков. Достоинства оптронов базируются на использовании электрически нейтральных фотонов для переноса информации и состоят в следующем: идеальная электрическая (гальваническая) развязка входа и выхода; однонаправленность распространения информации по оптическому каналу – отсутствует обратное воздействие приемника на передатчик; нечувствительность к воздействию электромагнитных полей; возможность оптического управления электронными объектами. К недостаткам оптронов следует отнести низкий к.п.д. двойного преобразования энергии «электричество – свет – электричество» и повышенная чувствительность к температуре и радиации. Важнейшими параметрами оптрона являются коэффициент передачи тока K i I O I I , равный отношению выходного и входного токов, а также время задержки распространения токового импульса, длительности его фронта и спада. По быстродействию вне конкуренции остаются диодные оптопары, повышенный коэффициент передачи тока достигается в транзисторных оптопарах, тиристорные оптопары эффективны в технике коммутации сильноточных высоковольтных цепей. Оптроны применяются для передачи информации, сопряжения разнородных логических элементов, регистрации и отображения информации об 101 объектах, контроля электрических процессов, замены электромеханических переключателей. В качестве элементов связи оптроны не несут самостоятельной функциональной нагрузки и используются, главным образом, для электрической развязки передатчика и приемника, работающих в различных электрических условиях (рис.1.69). С введением оптрона резко повышается помехоустойчивость Блок 2 взаимодействия блоков по цепям питания Блок 1 канала связи, устраняются паразитные UCC и «земли». В биомедицинских аппаратах оптроны позволяют надежно изолировать Рисунок 1.69 – Оптрон как элемент межблочной связи пациента от высоких напряжений аппара- та. На оптронах с открытым каналом строятся различные датчики углового и линейного перемещения, реагиру- рисками стеклянного диска. Такие датчики могут работать либо на просвет объекта (рис.1.70), либо на отражение У Приемник ла непрозрачными объектами, например Объект Генератор ющие на пересечение оптического кана- Рисунок 1.70 – Оптоэлектронный датчик перемещения «на просвет» излучаемого потока от объекта. 1.5.4 Цифро-аналоговые и аналого-цифровые преобразователи Все процессы в природе и технике имеют аналоговый характер - информационные параметры могут принимать любое значение из некоторого диапазона. Для цифровой обработки информации средствами вычислительной техники требуется преобразование аналоговых электрических величин в цифровой код и обратное преобразование цифрового кода в аналоговую величину, как правило, в напряжение. Данную задачу решают цифроаналоговые и аналого-цифровые преобразователи (ЦАП и АЦП). Известно 102 множество вариантов построения преобразователей, отличающиеся точностью и быстродействием. Здесь ограничимся простейшими примерами схем ЦАП и АЦП, не требующими знания сложных функциональных узлов, сведения о которых составляют содержание второй главы. Цифро-аналоговые преобразователи ЦАП можно рассматривать как декодирующее устройство, на входы которого поступают двоичное число D d n1 2 n1 d n2 2 n2 ... d1 21 d 0 2 0 и эталонное напряжение Uref, а на выходе вырабатывается напряжение UO, связанное с входными воздействиями соотношением UO U ref 2 n d n 1 d n2 2 n2 ... d1 21 d 0 2 0 n 1 2 U ref 2 n n 1 d 2 i 0 i i . (1.18) Таким образом, выходное напряжение ЦАП пропорционально численному значению входного кода и располагается в пределах от 0 до U ref 2 n 1 2 n . Все параметры ЦАП можно разделить на две категории: статические и динамические. метры Динамические определяют UO Uref ΔUЕ.инт пара- быстродействие, ΔUi+1 ΔUi основным динамическим параметром является время установления выходно- ΔUЕ.диф= ΔUi+1 - ΔUi ЕМР го напряжения после смены цифрового кода. Перечисленные ниже основные статические параметры иллюстрируются передаточной характеристикой D Идеальная линейность Монотонная нелинейность Немонотонная нелинейность Рисунок 1.71 – Передаточная характеристика ЦАП ЦАП U O D (рис.1.71). Диапазон выходного напряжения, чаще всего равный опорному напряжению U ref . Разрешающая способность ЦАП характеризует общее количество возможных уровней выходного напряжения и выражается обычно в количестве 103 разрядов входного двоичного кода. При числе разрядов n количество дискретных уровней выходного напряжения составляет 2 n . Единица младшего разряда (ЕМР) представляет собой среднее приращение (величину ступеньки) выходного напряжения, приходящееся на единичное приращение цифрового кода: ЕМР U ref 2 n 1. Погрешность преобразования представляет собой отклонение действительного значения выходного напряжения от его расчетного значения, она вовсе не является некой производной от разрешающей способности. Можно представить себе ЦАП с высокой разрешающей способностью, но большой погрешностью, или, напротив, точный ЦАП с низким разрешением. И тот и другой случаи, очевидно, относятся к плохо спроектированным устройствам. С точки зрения практического использования разрешение и погрешность должны быть согласованы. Обычно стремятся получить допустимую погрешность не более половины единицы младшего разряда: U E 1 ЕМР U ref 2 n1 . 2 Нелинейность преобразования (рис.1.71) может быть монотонной или, что обычно недопустимо, немонотонной. Различают интегральную нелинейность как максимальное отклонение выходного напряжения от идеального значения U ref U E .инт maxU O D D n 2 1 и дифференциальную нелинейность как максимальную разность значений двух смежных ступенек выходного напряжения U E .диф maxU O D 1 U O D . На рис.1.72 представлена распространенная схема ЦАП с суммированием токов на основе резистивной суммирующей матрицы R 2R с разрядными ключами Sn-1 … S0, положения подвижных контактов которых определяют двоичные разряды цифрового кода dn-1 … d0. В любом узле матрицы, к 104 которому подключены резисторы, ток разделяется на две равные части по ветвям с равными сопротивлениями 2R. Такая структура обладает несколькими достоинствами. Во-первых, она достаточно быстродействующая, поскольку звенья матрицы переключаются от потенциала «операционной земли» (общей шины) к потенциалу «виртуальной земли» на инвертирующем входе операционного усилителя, что не требует перезаряда емкостей. Вовторых, набор номиналов резисторов ограничен в схеме двумя значениями, различающимися ровно в два раза, что очень удобно для интегрального исполнения. Наконец, входное сопротивление схемы всегда равно ровно R и, следовательно, она потребляет от источника опорного напряжения Uref постоянный ток, который не зависит от цифрового кода. Выходное напряжение ЦАП определяется формулой (1.18) с тем отличием, что в ней отражается влияние операционного усилителя (знак инвертируется и появляется коэффициент передачи ОУ ROC R ): U O U ref Uref R R ROC R n 1 d 2 i 0 R i n i . R 2R 2R 2R 2R 2R Sn-1 Sn-2 S1 S0 RОС UO DА dn-1 dn-2 d1 d0 Рисунок 1.72 – Цифро-аналоговый преобразователь на резистивной матрице R – 2R Аналого-цифровые преобразователи АЦП преобразуют аналоговую информацию, представленную обычно электрическим напряжением, к числовому виду, пригодному для обработки в ЭВМ. АЦП можно рассматривать как кодирующее устройство, на входы которого поступают входное напряжение UI и эталонное напряжение Uref, а на 105 выходе образуется двоичное число D d n1 2 n1 d n2 2 n2 ... d1 21 d 0 2 0 , связанное с входными воздействиями соотношением D UI 1 d n 1 2 1 d n 2 2 2 ... d1 21 n d 0 2 n n U ref 2 n 1 d i 0 i 2i . (1.19) Таким образом, численное значение выходного n-разрядного цифрового слова АЦП пропорционально значению входного напряжения и располагается в пределах от 0 до 2 n 1. В процессе преобразования осуществляется «оцифровка» входного сигнала путем его дискретизации во времени и квантования по уровню (рис.1.73). В дискретные моменты времени, разделенные шагом дискретизации t , равному обычно тактовому периоду, производится отсчет текущего значения входного напряжения, которому ставится в соответствие цифровой код (1.19). По существу непрерывная функция UI(t) заменяется в процессе оцифровки ступенчатой функцией Dti ЕМР . Очевидно, что такая замена сопряжена с погрешностью, которая D UI(t) 111 110 101 100 011 010 001 Δt D(ti)*ЕМР называется погрешностью квантования 000 и равна Рисунок 1.73 – Процесс дискретизации и квантования напряжения в АЦП Моменты отсчетов t U кв 1 ЕМР U ref 2 n1 . 2 Для АЦП можно установить аналогично ЦАП статические и динамические параметры преобразования. В статической погрешности преобразования можно выделить ее составляющие, связанные с дифференциальной и интегральной нелинейностями. Также для некоторых типов АЦП возможно наличие участков немонотонного изменения кода с ростом входного напряжения. В процессе аналого-цифрового преобразования выбирается мгновенное значение аналогового напряжения в дискретные моменты времени. Однако, вследствие ограниченного быстродействия АЦП, выходной код, соответ- 106 ствующий этому напряжению, появляется на выходе с задержкой, которая называется «апертурным временем» t x . Так как входное напряжение все это время может меняться, то ненулевое апертурное время приводит к появлению дополнительной погрешности U x dU I dt t x . Очевидно, что связанная с апертурой погрешность преобразования увеличивается по мере расширения частотного спектра входного напряжения. АЦП, удовлетворяющие условиям интегральной технологии, могут выполняться по различным схемам, в том числе включающим в свой состав ЦАП со следящими обратными связями, а также подразумевающим промежуточное преобразование напряжения в интервал времени. На рис.1.74 представлен вариант параллельного АЦП, структура которого не содержит сложных функциональных узлов и обеспечивает минимальное время преобразования. Особенностью параллельного АЦП является огромное количество однотипных активных компонентов, сосредоточенных в 2 n 1 компараторах, на объединенные первые входы которых поступает преобразуемое входное напряжение UI, а вторые подключены к соответствующим точкам резистивного делителя опорного напряжения Uref. Резистивный делитель образует пороговые уровни компараторов с шагом в единицу младшего разряда (ЕМР) со смещением в 1 2 ЕМР , для чего нижний резистор выполняется с в два раза меньшим сопротивлением, чем остальные 2 n 1 резисторов делителя. 107 Uref UI K 2n 1 R = При любом значении входного напряR K 2n 2 = параторов в их параллельной цепи, у которых пороговый уровень окажется ниже UI. R Формируемый всем множеством компараторов цифровой код вида 000…0111…11 с K2 dn-1 K1 R = кода. Для его преобразования в обычный прямой двоичный код служит шифратор, d0 d1 d2 = нулями в старших и единицами в младших разрядах носит название термометрического ШИФРАТОР жения UI срабатывает группа нижних ком- R/2 логическая структура которого достаточно проста и поддается формальному синтезу. Рисунок 1.74 – Структура параллельного АЦП Наличие в структуре большого числа компараторов (например, в восьмиразрядном АЦП оно равно 256), подразумевает исключительно интегральное исполнение АЦП. 1.6 Борьба с помехами и искажениями сигналов Очень часто правильно спроектированное цифровое устройство, показавшее высокие характеристики при лабораторном исследовании, оказываются неработоспособными в реальной аппаратуре. Причиной этого являются шумы, помехи и искажения сигналов, которые возникают по разным причинам и во многом связаны с конструкцией аппаратуры. Чтобы исключить затраты времени и средств на отладку изготовленного устройства, необходимо научиться выявлять и исключать причины, порождающие помехи, в самом начале проектирования. Различают внутренние шумы электронного устройства и внешние помехи. Внутренние шумы обусловлены свойствами компонентов схемы, к ним относится, например, тепловой шум любого элемента, имеющего сопротивление. Хотя внутренние шумы принципиально неустранимы, все же можно оптимизировать рабочий режим схемы, при котором достигается их 108 наименьший суммарный уровень. Внешние помехи обусловлены работой смежных цифровых узлов и проявляются в виде электромагнитных наводок, перекрестных помех между смежными сигнальными цепями, токовых импульсов в шинах питания и «земли». Следует отметить, что в цифровых схемах со стандартными уровнями напряжения сигналов, значащими моментами этих сигналов являются их переходы от одного уровня к другому, а влияние шумов и помех приводит к случайным смещениям этих переходов по оси времени. Совокупность случайных отклонений позиций сигналов получила наименование джиттера (jitter – дрожание), который, как и всякая случайная величина, характеризуется математическим ожиданием, дисперсией и энергетическим спектром. Еще один источник искажений сигналов – несогласованность линий их передачи, которая может возникнуть в том случае, если длина линии превышает d 0 ,5t r / t 0 ( t r - длительность фронта импульса [c], t0 - погонная задержка распространения [c/м]). В несогласованной линии сигнал, как порция электромагнитной энергии, воспринимается приемником не полностью, в результате чего возникает отраженная волна, искажающая форму сигнала. Наконец, к отклонениям параметров схем от ожидаемых приводят нелинейности частотных характеристик компонентов, учет которых становится все более актуальным в современных быстродействующих устройствах. Так, например, модель реального резистора (рис.2.1) кроме номинального сопротивления R включает последовательную паразитную индуктивность выводов L и параллельную паразитную емкость конструкции С. На частоте f полное сопротивление резистора равно Z R R j 2fL j 2fC 1 1 [Ом]. Наличие пары реактивных сопротивлений приводит к явлению резонанса на частоте f C 1 2 LC . Резонанс проявля- |Z|/RC R L 105 C 104 3 10 R=100RC 102 10 Идеальные 1 резисторы 10-1 10-2 10-3 10-4 10-5 10-4 10-3 10-2 10-1 1 10 102 103 f/fC Рисунок 1.75 – Амплитудно- 109 частотные характеристики реальных резисторов ется в виде пика частотной характеристики у резисторов с сопротивлением, меньшим критического значения RC 1,55 L C . Если номинальное сопротивление R резистора больше критического значения, то на частотах f 1 2RC полное сопротивление Z R R , а выше этой частоты сопротивление уменьшается Z R 1 2fC . Если номинальное сопротивление R меньше критического, то на частотах от f C 3 до 3 f C наблюдается увеличение полного сопротивления, на более высоких частотах сопротивление спадает по закону Z R 1 2fC . Для непроволочных резисторов собственная резонансная частота составляет от 300 МГц до 4 ГГц. Аналогичный анализ, проведенный для моделей реальных конденсатора и катушки индуктивности, показывает наличие в их частотных характеристиках резонанса на частоте f C 1 2 LC , где L - последовательная паразитная индуктивность выводов конденсатора, а С – параллельная паразитная межвитковая емкость и емкость выводов катушки индуктивности. Таким образом, при разработке схемы электронного устройства следует рассматривать электромонтаж либо трассировку межсоединений на кристалле микросхемы как составную часть разработки. 1.6.1 Шумы в электронных усилителях В системах передачи и хранения цифровой информации, например в устройствах внешней памяти компьютеров, для преобразования сигналов маломощных магнитных и оптических датчиков используются электронные усилители. Значение предельно различимого слабого сигнала определяется шумом – мешающим воздействием в виде фона, сопровождающего полезный сигнал. Внутренние шумы электронных приборов принципиально неустранимы, однако их влияние может быть ослаблено схемотехническими методами. Пусть усиление сигнала выполняется многокаскадным усилителем, состоя- K1,N1 K2,N2 K3,N3 S,N Рисунок 1.76 – Трехкаскадный линейный усилитель 110 щим из трех каскадов (рис.1.76). Покажем, что первый каскад (предварительный усилитель - предусилитель) вносит наибольший вклад в общий шум усилителя. Если обозначить напряжение входного сигнала S (Signal), а напряжение входного шума N (Noise), то входное отношение сигнал/шум (Signal-to-Noise Ratio) равно SNR S / N . Первый каскад имеет коэффициент усиления К1 и вносит собственный приведенный к входу шум N1. Понятие «приведения» шума к входу используется для того, чтобы охарактеризовать включающий множество шумящих компонентов каскад единым показателем. Поскольку сигнал и шум на выходе каскада увеличиваются в К1 раз S I K1 S , N I K 1 ( N N 1 ), то отношение сигнал/шум ухудшается до SNRI K1 S S . K1 ( N N1 ) N N1 На выходе второго и третьего каскадов отношение еще более деградирует SNRII K1 K 2 S S . K1 K 2 ( N N1 ) K 2 N 2 N N1 N 2 / K1 SNRIII S . ( N N1 ) N 2 / K1 N 3 / K1 K 2 Полученные соотношения показывают, что шумы последующих каскадов мало влияют на выходное отношение сигнал/шум. Шумы усилителя имеют различную природу, ниже перечислены три основных вида шума. 1. Тепловой шум (шум Джонсона) – флуктуации напряжения на выводах любого двухполюсника, имеющего электрическое сопротивление. Эффективное значение напряжения шума зависит от температуры и определяется формулой 111 U ш .эфф 4 KTRB , где: K - постоянная Больцмана (1,3710-23 Дж/град); T - температура в градусах Кельвина; B f в f н - полоса усиливаемых частот в Гц; R - сопротивление источника шума в Ом. Тепловой шум имеет равномерный энергетический спектр частот, то есть все его составляющие имеют одинаковую энергию в пересчете на 1 Гц. Такой шум еще называют «белым», подчеркивая его сходство с солнечным светом, представляющим собой смесь разных цветов. Мгновенное значение напряжения теплового шума непредсказуемо, однако подчиняется нормальному закону распределения Гаусса. 2. Дробовой шум. Электрический ток - не плавное течение, а движение дискретных зарядов, которое может иметь неравномерности - статистические флуктуации тока, интенсивность которых характеризуется эффективным значением I ш .эфф 2qIB , где: q - заряд электрона (1,610-19 Кл), I - ток в А. Дробовой шум также имеет равномерный энергетический спектр «белого» шума, его значения распределены по нормальному закону. 3. Фликкер-шум (шум 1 f ). Реальные устройства имеют источники «избыточных шумов», связанные с флуктуациями сопротивления, порождающими дополнительное напряжение шума. Этот шум зависит от конструкции резистора, материала, из которого он изготовлен. Этот шум имеет энергетический спектр примерно 1 f (постоянная мощность на декаду частотной полосы) и иногда называется «розовым» шумом. Общий принцип, объясняющий происхождение фликкер-шума, до сих пор не установлен. Итак, наблюдаемое шумовое напряжение зависит не только от интенсивности шумового источника, но и от полосы частот усиления шума. По112 этому в справочных данных интегрального предусилителя можно найти параметр, характеризующий его именно как источник - среднеквадратическую плотность напряжения шума u ш 4 KTR B Гц , определяющий мощ- ность шума, приходящуюся на единицу частотной полосы. По известному значению среднеквадратической плотности шума можно вычислить напряжение шума в полосе усиливаемых частот: U ш .эфф u ш fв fн . Если в некоторой точке устройства действуют одновременно несколько источников шума, то, ввиду разнополярных флуктуаций мгновенных значений напряжений шума, их сумму нельзя получить арифметическим сложением – такое сложение даст нулевое значение. По этой причине для нахождения результирующего напряжения шума применяют геометрическое суммирование составляющих U ш U ш2 1 U ш2 2 U ш2 3 ... . Как следует из приведенных выше выражений для теплового и дробового шумов, они зависят от рабочего тока усилителя. Однако, если дробовой шум возрастает с увеличением тока, то, что касается теплового шума, то увеличение рабочего тока означает уменьшение сопротивлений цепей и его снижение. Следовательно, возможен выбор оптимального рабочего тока, при котором суммарный шум становится минимальным. Для иллюстрации подхода к оптимизации режима усилителя рассмотрим модель транзисторного каскада (рис.1.77), где использованы обозначения: eш - плотность теплового шума напряжения из-за объемного сопротив- ления базы; iш - плотность дробового шума тока базы. Плотность суммарного шума на входе каскада с учетом того, что шум тока преобразуется в шум напряжения при протекании тока через сопротивление Rи источника входного сигнала, равна 113 e у .эфф eш2 ( Rи iш )2 (В/ Гц ). С ростом рабочего тока Iк сопротивление базы транзистора уменьшается, поэтому uш также уменьшается, а iш возрастает. Поэтому можно найти оптимальное значение рабочего тока, при котором суммарный шум окажется наименьшим. Б eш К Iк Rи iш Uи Э 10 iш нА 1 Гц eш iш 0,1 uш мкВ 0,01 Гц 0,001 0,1 0,001 0,01 0,1 1 Рабочий ток Iк, мА Рисунок 1.77 – Модель транзисторного каскада и зависимость шума от рабочего тока 1.6.2 Джиттер и ошибка детектирования сигнала Усиленные информационные сигналы для дальнейшей цифровой обработки преобразуются в импульсы со стандартными логическими уровнями. Любые искажения, воздействие шумов и помех проявляются в сформированных цифровых сигналах как отклонения их фронтов и спадов от идеальных позиций. Совокупность таких отклонений называется фазовым дрожанием или джиттером (jitter). Операцию формирования сигнала на выходе цифрового элемента можно пред- UI ставить как процесс сравнения входного Uth O напряжения U I с наложенным на него шумом U N с пороговым напряжением U th (рис.1.78). Как всегда, когда шум обуслов- 6σt UO IO лен множеством факторов, правомерна его гауссова модель. В соответствии с этой p(t) моделью шум трактуется как нормальный случайный процесс с нулевым средним t Рисунок 1.78 – Механизм образования джиттера 114 значением и среднеквадратическим отклонением U . Шум напряжения трансформируется в шум момента пересечения порога с коэффициентом, обратно пропорциональным крутизне входного напряжения в окрестностях пересечения порога dU t t I U . dt 1 Если наблюдать входные и выходные периодические сигналы формирователя на экране осциллографа, то джиттер проявляется как «размытость» фронта выходного импульса с более ярким свечением в центральной части. Яркость зоны перехода пропорциональна количеству импульсов, фронты которых приходятся на эту зону, и по существу отражает плотность распределения вероятностей временных отклонений фронтов t относительно номинальной позиции (рис.1.78). В цифровом устройстве обработки информации сигналы распространяются по различным путям, каждый из которых можно представить как последовательную цепь логических вентилей. По мере распространения сигнала одновременно с монотонным нарастанием задержки непрерывно возрастает и джиттер позиций его фронтов (рис.1.79). Поскольку информационное содержание сигнала заключено в моментах его переходов от одного уровня к другому, то джиттер может привести к ошибке, что особенно актуально в U0 tP U1 tP U2 tP Un-1 tP Un высокоскоростных цифровых систеU0 мах. tPL Задержку i-ого логического H U1 вентиля в цепи распространения сигнала можно представить как tPH L ntPLH Un сумму ее среднего значения (математического ожидания) M t Pi Рисунок 1.79 – Аккумулирование джиттера в и последовательной цепи логических вентилей случайного отклонения t Pi 115 t Pi M t Pi t Pi . Общая задержка цепи из n элементов равна сумме задержек элементов, также суммируются мощности (дисперсии) случайных отклонений задержки: M TP M t Pi , DTP Dt Pi . n n i 1 i 1 Для случая, когда все элементы цепи равнозначны по задержке, из приведенных выражений следует: M TP nM t Pi , T t n , где t и T - среднеквадратические отклонения задержки вентиля и цепи из n вентилей. В приемнике канала передачи информации, например, канала чтения данных внешнего запоминающего устройства, двоичное значение принятого сигнала устанавливается путем сравнения позиции его фронта (спада) с границами некоторого опорного сигнала, называемого «окном». Входной аналоговый сигнал UI после усиления и формирования преобразуется в «сырой» цифровой сигнал данных (Raw Data), который поступает на детектор символа (рис.1.80а). Опорными сигналами детектора символов служат импульсы «окна» длительностью TW, которые вырабатываются генератором окна. Такие импульсы могут формироваться с использованием самих сигналов RD специальным генератором окна. Детектирование значения символа выполняется путем сравнения позиции фронта сигнала с границами сигнала «окна»: если фронт оказывается внутри «окна», регистрируется «1», в противном случае RD UI У Ф RD Генератор окна Детектор символа D Окно ТW ΔТ ТW w(t) Pош а) t б) Рисунок 1.80 – Детектор двоичного символа (а) и вероятность ошибки детектирования (б) 116 сигналу приписывается значение «0». Влияние шума в информационном канале приводит к искажениям позиций фронтов (джиттеру), которые могут привести к выходу фронта за пределы «окна» - к ошибке декодирования. Вероятность ошибки равна Pош p0 p0 1 p1 p1 0 , где p0 и p 1 - априорные вероятности поступления нулевого и единичного символов, p0 1 и p1 0 - вероятности ошибки при приеме соответственно нулевого и единичного символов. Рис.1.80б иллюстрирует механизм возникновения ошибки в процессе декодирования сигнала. Джиттер характеризуется плотностью распределения вероятностей wt , центр которой в общем случае может быть смещен относительно центра «окна» на ΔТ из-за погрешности синхронизации. Вероятность ошибки численно равна сумме площадей «хвостов» плотности распределения вероятностей, отсекаемых границами «окна», и, следовательно, тем выше, чем больше среднеквадратическое отклонение фазового дрожания. 1.6.3 Борьба с помехами Устранение влияния дребезга контактов В процессе переключения механических контактов реле, кнопок, клавиш, тумблеров имеет место дребезг, а при ударах и вибрациях может произойти размыкание контактов. Дело в том, что в начале переключения за счет механической упругости подвижный контакт, отрываясь от стартового неподвижного, может много раз вернуться в исходное положение. Точно так же, когда подвижный контакт коснется противоположного неподвижного UC C U(t) контакта, то он может многократно вибрировать около него, замыкая и размыкая цепь (рис.1.81).У небольших реле дребезг продолжается 10 – 60 мкс, U(t) у обычных механических переключателей дребезг Рисунок 1.81 – Дребезг кондлится 5 – 50 мс. тактов 117 Для снятия дребезга применяют разные способы, но во всех в них используется триггерный эффект, благодаря которому схема, однажды сработав, становится нечувствительной к дальнейшим вибрациям контакта. Различие схем обусловливается типом переключателя, с которого поступает сигнал, – однопозиционного (только один неподвижный контакт) или двухпозиционного (два неподвижных контакта). Для снятия дребезга двухпозиционного переключателя применяется обычный триггер (рис.1.82а). В процессе переключения соединенного с «землей» подвижного контакта он отрывается и неоднократно возвращается к нижнему неподвижному контакту, в результате чего образуется хаотическая пачка импульсов на одном входе триггера (а). Однако эти импульсы лишь подтверждают исходное состояние триггера. По окончании колебаний подвижный контакт окончательно отрывается от нижнего неподвижного контакта и через некоторое время достигает верхнего положения. Ввиду упругости контактов здесь также происходят колебания, что приводит к возникновению дребезга напряжения на втором входе триггера (б). Триггер переключается по первому из пачки этих импульсов и остается нечувствительUC UC C C R1 S R2 S T б а а а в R1 R2 б в S C1 R а б Ut2 б в Ut1 в а) б) Рисунок 1.82 – Схемы снятия дребезга контактов: двухпозиционного (а) и однопозиционного (б) переключателей 118 ным к остальным. Совершенно аналогично формируется переход на выходе триггера (в) при обратном переключении. Для снятия дребезга однопозиционного переключателя используют триггер Шмитта, обладающий гистерезисной передаточной характеристикой (рис.1.82б) с двумя порогами переключения: нижним Ut1 и верхним Ut2. Дребезг, возникающий на контакте переключателя (а), фильтруется цепью R2, C1 (б) с тем, чтобы снизить размах импульсов помехи до уровня, меньшего гистерезиса передаточной характеристики – разности порогов U t 2 U t1 триггера Шмитта. Поэтому триггер Шмитта не реагирует на дребезг и формирует «чистый» выходной сигнал (в). Помехи в цепях питания При переключении цифровых элементов в цепях питания и общей шине («земле») возникают кратковременные импульсные токи, ввиду чего сами элементы становятся источниками помех. Основной причиной таких помех являются сквозные токи выходных каскадов элементов, прежде всего элементов ТТЛ и КМОП, а также токи перезаряда емкостей нагрузки. В процессе перехода выходного напряжения вентиля ТТЛ от низкого уровня к высокому возникает состояние, когда оказываются открытыми оба транзистора двухтактного выходного каскада (рис.1.83). Дело в том, что верхний транзистор каскада, вклю- LCC ченный по схеме эмиттерного повторителя, открывается очень быстро, в то время, как нижнему транзистору требуется время для выхода из режима насыщения. Сквозной ток в ТТЛ элементе может достигать 100 UCC D1 IСКВ D2 D3 F F LGND GND Рисунок 1.83 – Механизм возникновения помехи от сквозного тока в элементе ТТЛ мА. Шины питания (UCC) и «земли» (GND) обладают комплексными сопротивлениями, в которых преобладает индуктивная составляющая. Индуктив119 ность проводника LСС пропорциональна его длине d: LCC d l , удельная индуктивность l которого для печатного проводника принимается равной 5 нГ/см. Протекание сквозного тока через проводник приводит к образованию на нем импульса напряжения U L LCC di dt , причем на шине питания импульс имеет отрицательную полярность, а на шине «земли» - положительную. Если рядом с переключающимся вентилем D1 расположен вентиль D2 с низким выходным напряжением, то через его насыщенный нижний транзистор помеха с шины «земли» проходит на выход. Если выход вентиля D2 связан с входом вентиля D3, размещенного вблизи разъема печатной платы с «чистой землей», то импульс помехи с выхода D2 может быть воспринят вентилем D3 как полезный сигнал. В том случае, если вентиль D2 имеет высокий выходной уровень, то через открытый верхний транзистор его выходного каскада на выход проникает импульс помехи с шины питания. Сквозной ток возникает и в элементе КМОП при продолжительном фронте входного сигнала, так как в центре области переключения оказываются открытыми оба транзистора выходного каскада (их пороговые напряжения ниже половины напряжения питания). Однако возникающая при переключении помеха в цепи питания в большей степени обусловлена процессом перезаряда емкости нагрузки. Если входное напряжение инвертора переходит от высокого уровня к низкому, то начинается процесс заряда емкости СН через канал открытого рканального транзистора, работающего в области насыщения (рис.1.84). Заряд осуществляется почти постоянным током I c 0 0,5K p ( U CC U tp )2 , который, протекая через индуктивное сопротивление шины питания, приво- LCC UCC IН дит к появлению на ней импульса помехи. Амплитуда помехи определяется выражением U L LCC I c 0 t r , где t r - длительность фронта выход- ного импульса. В элементах с малым выходным CН Рисунок 1.84 – Помеха от перезаряда емкости нагрузки 120 сопротивлением, например ТТЛ типа, ток нагрузки зависит от ее емкости I H C H U t r , и, следовательно, амплитуда помехи может быть определена как U L LCC CH U t r2 . Для уменьшения амплитуды помехи в цепях питания и «земли» принимают конструктивные и схемные меры: печатные проводники питания и «земли» выполняют максимальной ширины вплоть до отведения под них целых слоев в многослойных печатных платах; ограничивают токи в выходном каскаде путем включения в их цепи небольших сопротивлений, что приводит к растягиванию фронтов выходного импульса; фильтруют цепи питания конденсаторами индивидуальной развязки, устанавливаемыми рядом с корпусами микросхем. Для этой цели используются керамические конденсаторы с малой индуктивностью выводов емкостью CФ I кз t r 6U L , где I кз - выходной ток короткого замыкания (паспортный параметр микросхемы). На практике для микросхем ТТЛ Сф принимают порядка 0,01 мкФ на вентиль, для микросхем КМОП – 1000…2000 пФ на вентиль. Кроме того, на печатной плате устанавливают конденсатор групповой развязки большой емкости для подавления «медленных» колебаний питающего напряжения. Емкость этого конденсатора выбирают из условия Cф .гр 4LCC RCC , где LCC и RCC - индуктивность и сопротивление шины питания. Обычно емкость электролитического конденсатора составляет 10…33 мкФ. Перекрестные помехи Перекрестные помехи (Cross talks) порождаются взаимовлиянием параллельно и близко расположенных линий связи через распределенные взаимные емкости и индуктивности. В схеме, составленной для случая, когда преобладает емкостная связь (рис.1.85), импульс напряжения из активной линии связи А проникает в пассивную линию связи В через распределенную 121 емкость связи Ссв. В обеих линиях имеется передающий элемент с выходным сопротивлением ZOА и ZOП соответственно, и принимающий элемент с входным сопротивлением ZIА и ZIП соответственно. Распределенная емкостная связь между линиями представлена в эквивалентной схеме сосредоточенной емкостью Ссв. F ссв F F Линия связи А ссв Линия связи В ссв ZOА UА Cсв UА F UП ZOП ZIА ZIП ΔU t UП F t а) б) в) Рисунок 1.85 – К расчету перекрестной помехи по емкостной связи: а – взаимодействие двух линий связи, б – эквивалентная схема, в – импульсы в активной и пассивной линиях В соответствии с эквивалентной схемой активная линия А может быть представлена генератором напряжения Eэкв U A Z IA Z OA Z IA с внутренним сопротивлением Z экв Z OA Z IA Z OA Z IA , нагруженным на пассивную линию В через емкость связи Ссв. В свою очередь пассивную линию В можно отобразить сопротивлением Z П Z OП Z IП Z OП Z IП . Полагая передатчик в активной линии идеальным источником напряжения ( Z OA 0 ), а форму сигнала в ней – скачком напряжения с размахом, равным логическому перепаду U ( U A p U p ), напряжение помехи, возникающее в пассивной линии, в операторной форме можно представить как U П p U p1 1 pCсв Z Пэкв , где Z Пэкв представляет собой параллельно соединенные активное сопротивление RПэкв и емкость С Пэкв пассивной линии, которые можно выразить как RПэкв RОП RIП RОП RIП , С Пэкв C B CO NC I ( C B - емкость пассивной ли- нии относительно «земли», C O и C I - выходная и входная емкости элементов в пассивной линии, N – число нагрузочных элементов в пассивной линии. 122 С учетом характера сопротивлений пассивной линии изображение импульса помехи можно переписать следующим образом: U П p U p RПэкв 1 p П , 1 pCсв RПэкв 1 p П где П RПэкв С Пэкв - постоянная времени пассивной линии. В области оригиналов выражение для напряжения помехи имеет вид U П t U 1 C Пэкв Ссв e t R Пэкв Ссв С Пэкв . Таким образом, амплитуда экспоненциального импульса помехи тем больше, чем больше взаимная емкость связи и чем меньше собственная емкость пассивной линии. С уменьшением взаимной емкости амплитуда помехи уменьшается, а ее длительность увеличивается. Увеличение собственной емкости линии связи способствует уменьшению помехи, однако это допустимо лишь при малых выходных сопротивлениях передающих элементов. Борьба с перекрестными помехами осуществляется конструктивными мерами: исключение параллельного расположения близких и длинных сигнальных цепей, применение в качестве линий передачи сигналов витых пар проводов и коаксиальных кабелей, размещение между линиями связи экранирующих заземленных проводников. Экранирование сигнальных цепей Сигналы внутри аппаратуры могут проходить от одной сигнальной цепи к другой путем электростатической и магнитной связи. Эффективным способом ослабления таких связей является экранирование цепей и даже целых блоков, устранение проводников в форме петли, уменьшение площади замкнутых контуров внутри схемы. Эффективность экранирования оценим на примере защиты сигнальной цепи от емкостной связи (рис.1.86). В схеме без экранирования Ссв – паразитная емкость между «активным» А и «пассивным» П сигнальными проводниками, СА и СП – емкости этих проводников относительно «земли», RП – со123 противление нагрузки пассивной линии. На частотах, превышающих некоторую граничную частоту f гр 1 2RП Cсв С П , коэффициент передачи от активной линии к пассивной определяется только емкостями, и напряжение помехи в пассивной линии равно: UП Cсв UA. Cсв C П Если поместить А пассивный проводник в металлический про- CА помехи существенно П CП2 CП CА RП CП1 земленный экран, то передачи Cсв2 Cсв1 водящий хорошо заусловия А П Cсв а) б) Рисунок 1.86 – Эквивалентные схемы взаимодействия линий связи: а – без экрана, б – с экраном изменяются. На рис.1.86б использованы следующие обозначения: Ссв1 – емкость между экраном и активным проводником, СП1 – емкость между пассивным проводником и экраном, Ссв2 – емкость между активным проводником и частью пассивного проводника за пределами экрана, СП2 – емкость между «землей» и частью пассивного проводника вне экрана. В идеальном случае, когда пассивный проводник полностью экранирован, U ПЭ 0 , так как потенциал экрана и ток через емкость СП1 равны нулю. На практике часть проводника выходит за экран, причем емкость связи Ссв2 тем больше, чем длиннее оказывается эта часть. Поэтому UП Cсв 2 Cсв 2 UA . C П 2 C П1 Поскольку Cсв 2 C св , то и в этом случае помеха существенно ослабляется. Взаимодействие проводников в случае преобладающей индуктивной связи без экранирования иллюстрируется рис.1.87а, где L и LП – индуктивности «активного» и «пассивного» проводников, М – паразитная взаимная индуктивность между ними, Rвх и Rвых – входное и выходное сопротивления схем, подключенных к «пассивному» проводнику. При протекании тока i по 124 «активному» проводнику в «пассивном» проводнике наводится э.д.с. помехи eП p pMi p , амплитуда которой может быть снижена путем уменьшения контура потокосцепления (затененная область). А i П M LП L Rвых А MЭ i LЭ П Rвых L M MПЭ LП Rвх Rвх а) б) Рисунок 1.87 – Индуктивное взаимодействие проводников: а – без экрана, б – с экраном Существенное уменьшение контура потокосцепления, а вместе с ним и индуктивной связи, достигается экранированием «пассивного» проводника, причем экран должен быть обязательно заземлен с обоих концов. При заземлении лишь в одной точке ток в «пассивном» проводнике может возвращаться от приемника к источнику не по экрану, и, следовательно, контур потокосцепления не уменьшится. Для схемы рис.1.87б с двумя точками заземления экрана на экране наводится э.д.с. eЭ p pM Э i p , а по экрану протекает ток iЭ p eЭ p pM Э i p , pLЭ RЭ pLЭ RЭ где LЭ, RЭ – индуктивность и сопротивление экрана. В итоге на «пассивном» проводнике возникает напряжение помехи u П p eП p eПЭ p pMi p pM ПЭ iЭ p , где МПЭ – взаимная индуктивность между экраном и «пассивным» проводником. Таким образом p 2 M Э M ПЭ i p . u П p pMi p pLЭ RЭ 125 1.6.4 Передача цифровых сигналов Линии передачи сигналов Работоспособность цифрового устройства в значительной степени зависит от качества линий связи между элементами. Особенно остро проблема межсоединений становится в больших интегральных схемах, преобладающая часть площади кристаллов и задержки сигналов в которых относятся к системе межсоединений. Основные варианты осуществления межсоединений представлены на рис.1.88. В схеме соединения элементов одиночным проводником (рис.1.88а) передающий и принимающий элементы имеет собственные «земли», между которыми может действовать источник помехи eN. Поскольку сигнал US формируется передающим элементом относи- UI тельно «земли», то напряжение помехи сум- US+еN > > UO еN мируется с напряжением сигнала и в таком а) виде поступает на вход принимающего элемента. Многократное пересечение порога UI > US+еN б) приводит к появлению дребезга по фронтам UI Помехоустойчивость передачи сигнала US+еN U=2US UO -US+еN еN резко повышается, если принимающий элев) мент имеет гистерезисную передаточную характеристику (триггер Шмитта в схеме UO еN переключения в принимающем элементе выходного напряжения. > UI UO рис.1.88б). Разность порогов переключения триггера Шмитта выбирается больше ожидаемого напряжения помехи. Благодаря этому, г) UI UO однажды переключившись, принимающий элемент сохраняет новое состояние, игнорируя помеху. д) Рисунок 1.88 – Схемы передачи цифровых сигналов 126 Парафазная передача сигнала с помощью дифференциальных передатчика и приемника (рис.1.88в) также способствует улучшению помехоустойчивости, поскольку помеха действует на оба проводника линии связи одинаково, и на дифференциальном входе приемника оказывается разностное напряжение U U S eN U S eN 2U S без помехи. Схема нечувствительна к любым синфазным помехам, например помехам в шине питания или электромагнитным наводкам. Следующая линия передачи повышенной помехоустойчивости (рис.1.88г) представляет собой витую пару проводников, шаг скрутки которых определяет волновое сопротивление линии. По витой паре осуществляется также парафазная передача сигналов, причем один из проводов выполняет экранирующую функцию. Распространенным средством передачи сигналов между блоками и устройствами, особенно на значительные расстояния, является экранированный кабель (рис.1.88д), представляющий собой ту же пару проводов, в том числе и свитую пару, помещенную в сплошную металлическую оплетку, исполняющую роль экрана. Искажения сигналов в длинной линии Рабочие характеристики линии связи определяются преимущественно ее длиной. С этих позиций различают электрически короткие и электрически длинные линии связи. Короткой считается линия связи, в которой время задержки распространения сигнала от передатчика к приемнику меньше половины нарастания или спада сигнала. Кратковременные импульсы помехи в короткой линии успевают вернуться к передающему элементу до завершения процесса изменения сигнала и исчезают на его нарастающих или спадающих участках. Длинной линией считают такую линию связи, в которой время задержки превышает половину длительности фронта или спада сигнала. Помехи появляются в длинной линии после окончания фронтов и могут нарушить рабо127 ту схемы. При анализе таких схем используют модели с распределенными параметрами, учитывающие временные задержки и характер нагрузки. В современных цифровых системах с субнаносекундными задержками и длительностями фронтов сигналов передача их даже на несколько сантиметров должна рассматриваться как передача по длинной линии. Как длинные линии следует рассматривать коаксиальный кабель (Z0 = 50 - 100 Ом), пару проводников (Z0 = 300 - 1000 Ом) или витую пару проводов (Z0 зависит от шага скрутки и обычно близко к 100 Ом) и даже металлические межсоединения на кристалле высокочастотных БИС. Скорость распространения сигнала в линии равна V C , где С – скорость света в вакууме (30 см/нс), - диэлектрическая постоянная среды распространения. В реальной линии скорость составляет V 15 20 см/нс. Время задержки сигнала в линии зависит от ее длины и равно T0 l V , где l – длина линии. Схема замещения длинной линии без потерь представляется последовательной цепочкой Г-образных L0C0-звеньев, где L0 и C0 – погонные Ri ZH UI (приходящиеся на единицу длины) индуктивность и емкость (рис.1.89). Основной параметр длинной линии - волновое сопротивление Z 0 L0 C0 , время задержки одного звена схемы замещения t0 L0C0 . определяется формулой Ri L0 L0 L0 L0 ZH UI C0 C0 C0 C0 Рисунок 1.89 – Длинная линия в виде коаксиального кабеля и ее схема замещения Помехи в длинной линии называются отражениями, они обусловлены неоднородностями линии или несогласованностью сопротивления нагрузки ZH с волновым сопротивлением Z0, в результате чего возникают прямая и обратная волны, которые называют падающей волной и отраженной волной. Степень согласованности длинной линии определяется коэффициентом отражения K отр p uотр p uпад p . Связь коэффициента отражения со значе128 ниями сопротивления нагрузки и волнового сопротивления можно установить из так называемых телеграфных уравнений, которые для рассматриваемого случая имеют вид u пад p u отр p u H p , iH p iпад p iотр p . Учитывая, что iH p u H p Z H p ,iпад p uпад p Z 0 ,iотр p uотр p Z 0 , путем совместного решения системы двух уравнений можно найти K отр p Если сопротивление нагрузки Z H p Z0 . Z H p Z0 не имеет реактивных составляющих ( Z H p RH ), то K отр RH Z 0 . RH Z 0 В соответствии с данным выражением при RН < Z0 коэффициент отражения имеет отрицательный знак, и, следовательно, отраженная волна инвертируется. Если же RН > Z0, то коэффициент отражения положителен, и отраженная волна не инвертируется. Значение K отр в зависимости от отношения RН и Z0 может меняться от –1 (RН = 0 – короткое замыкание в конце линии) до +1 (RН = ∞ – разомкнутый конец линии). В согласованной линии связи сопротивление нагрузки равно волновому сопротивлению, коэффициент отражения равен нулю (отраженная волна не возникает), вся мощность сигнала попадает в нагрузку, и сам сигнал не искажается. UH Uуст Отраженная волна в случае ее возникновения распространяется обратно к волновому сопротивлению, то отраженная 17T0 15T0 13T0 11T0 9T0 7T0 5T0 3T0 дающего элемента Ri в начале линии равно 1T0 началу линии. Если сопротивление переt Рисунок 1.90 – Напряжение на выходе несогласованной линии 129 волна полностью поглощается, и режим линии устанавливается окончательно. В противном случае в начале линии также происходит отражение волны, которая вновь распространяется от ее начала к концу. Возможно многократное отражение волны, тем более продолжительное, чем больше коэффициент отражения (рис.1.90). Согласование волнового сопротивления Согласование волнового сопротивления линии связи выполняется с целью предотвращения отраженных волн и искажений сигналов. Согласование может осуществляться по выходу линии, по ее входу, а также одновременно по выходу и по входу. При этом различают параллельное и последовательное согласование. Параллельное согласование по выходу линии связи применяется в том случае, когда входное сопротивление принимающего элемента RI больше волнового сопротивления линии Z0. Вход принимающего элемента шунтируют параллельным резистором, сопротивление которого выбирается таким образом, чтобы эквивалентное сопротивление нагрузки стало равным волновому сопротивлению. При этом следует обеспечить такой режим цепи согласования, чтобы выходной ток передающего элемента не превышал допустимого значения. Можно показать, что согласование линии с учетом названного условия возможно лишь выполнении неравенства Z 0 U I OL I OH , где IOL и IOH – допустимые выходные токи низкого и высокого уровней, а U - логический перепад. Пример параллельного согласования линии связи представлен на рис.1.91. Согласование выполняется путем шунтирования UCC > UI UO R1 R2 > RI сопротивления нагрузки дополнительным резистором, например R2. Рисунок 1.91 – Параллельное согласование линии связи 130 Однако при таком согласовании может оказаться недопустимо высоким выходной ток передатчика I OH U OH RI R2 . Чтобы сократить ток передатчика, согласование выполняется делителем напряжения R1, R2, сопротивления которого выбираются из условий: R1 U CC Z 0 U OL I OL Z 0 , R1 R 2 R I R R R R R R Z0 . 1 2 1 I 2 I При этом токи передатчика соответственно при высоком и низком уровне выходного напряжения не превысят значений: I OH U OH RI R2 U CC U OH R1 , I OL U CC U OL R1 U OL RI R2 . Последовательное согласование по входу линии связи применяется в том случае, когда входное сопротивление приемника намного превышает волновое сопротивление линии, и, следовательно, коэффициент отражения близок к единице. На входе линии устанавливается резистор, сопротивление которого в сумме с выходным сопротивлением передатчика должно быть равным волновому сопротивлению Z0 (рис.1.92). Переходной процесс при последовательном согласова- нии протекает следующим образом. Ступенчатое напряжение передатчика U I создает на входе линии перепад напряже- > UI R UO > U *I Рисунок 1.92 – Последовательное согласование линии связи ния U I* U I 2 , поскольку R Z 0 . Этот перепад половинной амплитуды распространяется по линии и через время ее задержки T0 достигает приемника. Так как коэффициент отражения в конце линии равен единице ( RH Z 0 ), то амплитуда отраженной волны также равна U I 2 , поэтому на входе приемника сразу же устанавливается напряжение U I . Отраженная волна возвращается к началу линии, где поглощается. Следовательно, на выходе линии переходной процесс заканчивается через время T0 , а на входе – через время 2T0 . 131 При последовательном согласовании отсутствуют статические токи нагрузки на передатчик. Однако в переходном процессе вход линии проявляет себя как сопротивление, равное Z 0 , поэтому в течение переходного процесса передатчик нагружен током U I 2Z 0 , что следует учитывать при высокой частоте передачи сигналов. Волоконно-оптические линии связи Волоконная оптика приобрела в последние годы широкую популярность в качестве линий связи, поскольку обладает рядом преимуществ по сравнению с обычными проводными, коаксиальными кабельными и радиоканалами. Преимущества волоконно-оптических кабелей заключается в существенно меньших размерах и массе по сравнению с проводными кабелями, нечувствительности к помехам от электрических и магнитных полей, отсутствии перекрестных помех. От волоконно-оптического кабеля трудно сделать несанкционированное ответвление, поэтому такие кабели незаменимы в системах связи повышенной надежности и конфиденциальности. Сердцевина n1 Оболочка n2 Защитное покрытие 2 n2 n1 1 а) Оболочка n2 б) Оболочка n2 Сердцевина Сердцевина n1 n1 1 в) г) Рисунок 1.93 – Оптический кабель: а – конструкция, б – преломление светового луча на границе сред, в – распространение луча в волокне со ступенчатым изменением показателя преломления, г - распространение луча в градиентном волокне Основным элементом оптического кабеля является оптическое волокно (световод), выполненное в виде тонкого стеклянного волокна цилиндриче132 ской формы, по которому передаются световые сигналы с длинами волны 0,85 ... 1,6 мкм, что соответствует диапазону частот (2,3 ... 1,2) · 1014 Гц. Световод имеет двухслойную конструкцию и состоит из сердцевины и оболочки с разными показателями преломления n1 и n2 (рис.1.93а). Сердцевина служит для передачи электромагнитной энергии. Назначение оболочки - создание лучших условий отражения на границе «сердцевина - оболочка» и защита от помех из окружающего пространства. Сердцевина волокна, как правило, состоит из кварца, а оболочка может быть кварцевая или полимерная. Первое волокно типа кварц - кварц является предпочтительным по физико-оптическим характеристикам. Снаружи световода располагается защитное покрытие для предохранения его от механических воздействий. Защитное покрытие обычно изготавливается двухслойным: вначале кремнеорганический компаунд, а затем - фторопласт, нейлон, полиэтилен или лак. Общий диаметр волокна составляет от 500 до 800 мкм. Если световой пучок пересекает границу раздела двух сред с показателями преломления n1 и n2, он испытывает преломление (рис.1.93б). При некотором угле падения 1 пучок испытывает полное внутреннее отражение. Чтобы это происходило, должны выполняться неравенства n2 n1 , 1 arccos n2 n1 . Минимальный угол, при котором наблюдается полное внутреннее отражение, называется критическим, он равен c arccos n2 n1 . Принцип полного внутреннего отражения используется при передаче света по волоконному световоду. На рис.1.93в показано волокно со ступенчатым изменением показателя преломления на границе между сердцевиной волокна и оболочкой. При полном внутреннем отражении коэффициент отражения превышает 99,9% (для сравнения коэффициент отражения зеркала с посеребренной поверхностью равен 80 – 90%). 133 Если световая волна в световоде состоит из нескольких мод, то пути их распространения по световоду различаются по длине. Это приводит к искажениям выходных сигналов - их фронты «размываются». Чтобы избежать искажений, применяют так называемое градиентное стекловолокно, в котором показатель преломления постепенно снижается от оси сердцевины к ее границам. При пересечении градиентного слоя угол скольжения постепенно уменьшается, пока не произойдет полное отражение. В результате траектория светового пучка приобретает параболическую форму (рис.1.93г). Поскольку световая волна при распространении во внешних областях встречает среду с меньшим показателем преломления, она распространяется здесь быстрее, чем на оси волокна. Это компенсирует увеличение длины траектории для волн во внешних областях и уменьшает искажение импульсов. Волоконно-оптические линии связи (ВОЛС) в современных технологиях передачи данных являются безусловными лидерами. Широкая полоса пропускания - одно из наиболее важных преимуществ оптического волокна перед медной или любой другой средой передачи информации, она дает возможность передачи любого вида данных по одному оптическому волокну. Скорость потока информации может достигать нескольких десятков гигабит в секунду. Современное оптическое волокно имеет малое затухание светового сигнала. Это позволяет строить участки линий без ретрансляции протяженностью до 100 км и более. ВОЛС невосприимчивы к любым электромагнитным помехам со стороны окружающих медных кабельных систем, электрического оборудования (линии электропередачи, электродвигательные установки и т.д.) и погодных условий. Поскольку ВОЛС не излучают в радиодиапазоне, то передаваемую по ней информацию невозможно снять, не нарушая приема-передачи. Системы непрерывного контроля целостности оптической линии связи могут мгновенно отключить «взламываемый» канал связи и подать сигнал тревоги. Поэтому такие линии связи используются в правительственных, банковских 134 и некоторых других специальных службах, предъявляющих повышенные требования к защите данных. Из-за отсутствия искрообразования оптическое волокно повышает взрыво- и пожаробезопасность сети на химических, нефтеперерабатывающих предприятиях, при обслуживании технологических процессов повышенного риска. Волоконно-оптические линии экономичны. В настоящее время стоимость волокна по отношению к медной паре соотносится как 2:5. При этом ВОЛС позволяет передавать сигналы на значительно большие расстояния без ретрансляции. При использовании солитонных (то есть только с использованием оптических усилителей на промежуточных узлах) систем передачи достигнуты дальности в 4000 км без регенерации при скорости передачи выше 10 Гбит/с. Со временем затухание в проложенном волоконном кабеле постепенно возрастает. Однако, благодаря совершенству современных технологий производства оптических волокон, этот процесс значительно замедлен, и срок службы ВОЛС составляет примерно 25 лет. В некоторых случаях требуется удаленное электропитание узла информационной сети. Оптическое волокно не способно выполнять функции силового кабеля, но можно использовать смешанный кабель, когда наряду с оптическими волокнами кабель оснащается медным проводящим элементом. Недостатком оптических линий связи является относительно высокая стоимость оконечного оборудования и его обслуживания. Однако преимущества от применения ВОЛС настолько значительны, что с лихвой компенсируют этот недостаток. 135 2 ФУНКЦИОНАЛЬНЫЕ УЗЛЫ 2.1 Общие сведения по функциональным узлам ЭВМ По своим свойствам, характеристикам и принципам действия все функциональные узлы ЭВМ можно разделить на узлы комбинационного и последовательностного типов. Комбинационными называются функциональные узлы ЭВМ, логические состояния выходов которых в данный момент времени зависит только от комбинации логических сигналов на входах в этот же момент времени. Такие узлы еще называют цифровыми автоматами без памяти. Логика функционирования комбинационного узла может задаваться словесным описанием, таблицей истинности, графиком или булевым алгебраическим выражением. Приступая к проектированию комбинационной схемы, обычно опираются на запись функции в табличном виде, от которой естественным образом можно перейти к алгебраической записи функции в алгебраическом виде в совершенной дизъюнктивной нормальной форме (СДНФ). Такая форма без дополнительных преобразований пригодна, например, для непосредственной реализации логическими блоками табличного типа (LUT –Look-Up-Table), представляющими собой блоки памяти, адрес ячейки памяти в которых определяется значениями аргументов, а сама ячейка хранит значение функции, соответствующее данной комбинации аргументов. Форма СДНФ может применяться и в ряде других вариантов исполнения комбинационной схемы. В случаях реализации функции набором логических вентилей микросхем средней интеграции, или тем же набором в составе программируемой логической матрицы ее предварительно упрощают с целью экономии аппаратных затрат. Упрощение функции осуществляют путем минимизации, в процессе которой уменьшается как число конъюнктивных термов, так и число аргументов в самих термах (см. п.1.2.2). В результате минимизации функция приводится к минимальной дизъюнктивной нормальной форме (МДНФ) 136 в виде дизъюнкции конъюнкций. Если устройство проектируется на базе вентилей микросхем средней интеграции, то после минимизации полученное выражение преобразуют к заданному базису, например И-НЕ. Поскольку результат минимизации, как и всякого синтеза, неоднозначен, то одну и ту же логическую функцию можно осуществить разными схемами. Основная проблема, которую приходится решать в процессе практического проектирования комбинационного узла, связана с так называемыми рисками, заключающимися в возникновении кратковременных «неправильных» выходных состояний из-за разности задержек распространения сигналов от входов к выходам (логические состязания). Обычным способом борьбы с рисками является восприятие сигналов с выходов комбинационного узла только после окончании переходных процессов в нем. Многие комбинационные узлы ввиду широкого применения получили специальные наименования и выпускаются как самостоятельные изделия микросхемы средней интеграции, либо входят как стандартные ячейки в состав электронной библиотеки компонентов программируемых БИС. К таким узлам относятся мультиплексоры и демультиплексоры, шифраторы и дешифраторы, компараторы, некоторые преобразователи кодов, схемы контроля передачи информации, арифметические устройства. Последовательностной схемой называют цифровое устройство, логические состояния выходов которого в данный момент времени зависят не только от текущей комбинации логических сигналов на входах, но и от внутреннего состояния, которое устройство имело к моменту поступления данной комбинации входных сигналов. Последовательностные схемы содержат элементы памяти и поэтому называются также автоматами с памятью. Такое устройство преобразует последовательность входных наборов переменных в последовательность наборов выходных переменных, что и объясняет термин последовательностная схема. В каноническом представлении последовательностный узел можно составить из комбинационной (КС) и запоминающей (СП) ступеней. КС пре137 образует комбинацию n аргументов X 1 ...X n в комбинацию m выходных функций Y1 ...Ym с учетом k внутренних переменных узла. В зависимости от принципа действия запоминающей ступени последовательностный узел может быть синхронным и асинхронным (рис.2.1). Xi n m Yi Xi n m КС k Yi КС k k k СП tD а) б) C Рисунок 2.1 – Синхронная (а) и асинхронная (б) последовательностные схемы В синхронном узле запоминающая ступень выполняется на тактируемом регистре, запись информации в который осуществляется периодически в моменты поступления тактовых импульсов С. В асинхронном узле роль элементов памяти играют элементы задержки, через которые выходные состояния отдельных выходов КС передаются на отдельные ее входы, где появляются одновременно с новыми состояниями входных переменных узла Xi. Принципиально в асинхронных узлах может быть достигнуто более высокое быстродействие, однако их практическое применение сдерживается нестабильностью элементов задержки, чреватой динамическими рисками и возможными ошибками. В синхронных узлах процесс обработки информации упорядочен, поскольку в течение тактового периода распространение сигналов возможно лишь в строго определенных цепях. Благодаря этому в синхронных автоматах каждое состояние устойчиво – переход устройства в новое состояние возможен лишь по завершении переходных процессов в КС. По этой причине в современных цифровых устройствах практическое распространение получили синхронные последовательностные узлы. 138 Некоторые последовательностные узлы не имеют информационных входов и под действием тактовых сигналов переходят из одного состояния в другое по алгоритму, определяемому логической структурой узла. 2.2 Комбинационные узлы общего назначения 2.2.1 Мультиплексоры, демультиплексоры и шифраторы Мультиплексоры Мультиплексор - функциональный узел для передачи информации с одного из нескольких входов на один выход в соответствии с управляющим адресным кодом. Мультиплексор имеет один выход и две группы входов: информационные и адресные. Функциональный эквивалент мультиплексора многопозиционный переключатель с 2n входными неподвижными контактами и одним связанным с выходом подвижным контактом, положение которого определяется n-разрядным адресным кодом A = a1a0 (рис.2.2а). Работа мультиплексора описывается мультиплексной формулой 2 n 1 Y = x0 a n-1 ... a 1 a 0 x1 a n-1 ... a 1 a0 x2 -1 an-1 ... a1 a0 = V xi mi , n где mi - минтерм управляющих переменных. Таким образом, x0 x1 x2 x3 адресный код указывает номер В основном поле условного графического обозначения (УГО) мультиплексора указываются буквы MUX, MX или MS. x0 & x1 & Y & 1 A= a1a0 информационного входа, сигнал с которого передается на выход. i=0 Y а) x0 x1 x2 x3 D MX 0 1 2 3 a0 a1 A 0 1 б) x2 & x3 & Y а0 1 а1 1 в) Рисунок 2.2 – Модель (а), обозначение (б) и логическая структура (в) мультиплексора Показанная на рис.2.2в логическая структура мультиплексора «4 1» (n = 2) включает четыре вентиля И, через которые соответствующий информационный сигнал xi с помощью элемента ИЛИ передается на общий выход 139 Y при условии, что на оставшихся (управляющих) входах этих вентилей присутствуют логические «1». Номер выбираемого входа задается двоичным числом на адресных входах, снабженных инверторами для образования всех возможных минтермов. Например, если адрес A = a1a0 = 10, то на выход проходит сигнал x2, поскольку открытым оказывается вентиль И, соединенный с данным информационным входом. Мультиплексор с необходимым числом входов можно построить из x0 x1 x2 x3 имеющихся в наличии мультиплексоров сора иллюстрируется схемой рис.2.3, где x4 x5 x6 x7 D MX 0 1 2 3 A 0 1 типлексоров «4 1». Четыре мульти- D MX x8 x9 x10 x11 общему выходу Y составного мультиплексора с помощью еще одного мультиплексора второго яруса подключается выход лишь одного простого мультиплексора, номер которого A 0 1 2 3 0 1 2 3 A младшими разрядами адресного кода a1a0 и работают параллельно. Однако к 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1 мультиплексор «16 1» собран из мульплексора первого яруса управляются D MX 0 1 2 3 A с ограниченной разрядностью. Принцип наращивания разрядности мультиплек- D MX 0 1 x12 x13 x14 x15 a0 a1 D MX 0 1 2 3 A 0 1 D MX 0 1 2 3 Y A 0 1 a2 a3 задается Рисунок 2.3 – Наращивание разрядности мультиплексора старшими разрядами адресного кода a3a2. Для создания мультиплексора с очень большим числом входов может понадобиться третий ярус мультиплексоров с аналогичным порядком подключения. Следует отметить, что мультиплексор в общем случае является устройством с однонаправленной передачей информации. Однако, мультиплексоры КМОП типа, в которых сигнал с входа передается на выход через канал открытого полевого транзистора, обладают свойством двунаправленной пере- 140 дачи и поэтому могут рассматриваться как адекватное воплощение многопозиционного переключателя (рис.2.2а). Демультиплексоры и дешифраторы Демультиплексор - функциональный узел для передачи информации с одного входа на один из нескольких выходов в соответствии с управляющим адресным кодом. Работа демультиплексора описывается выражением Y = xmi . Демультиплексор решает задачу, обратную задаче мультиплексора. Логическая структура демультиплексора «18» (рис.2.4), включает набор вентилей И, объединенные первые входы которых служат информационным входом Х, а оставшиеся входы - входами управления, совпадение единиц на которых обеспечивает прохождение сигнала Х на выход данного вентиля. Графическое обозначение демультиплексора содержит в основном поле буквы DMX (рис.2.4в). X (Е) & y0 & y1 y0 y1 y2 y3 y4 y5 y6 y7 X & y2 . . . & a0 a1 a2 . . . . y7 A= a2a1a0 X Е х0 х1 х2 а0 1 а1 Е DС 0 1 2 3 0 4 1 5 6 3 7 y0 y1 y2 y3 y4 y5 y6 y7 г) 1 а3 y0 y1 y2 y3 y4 y5 y6 y7 в) 1 а) X DM 0 X 1 2 A 3 0 4 1 5 3 6 7 б) Рисунок 2.4 – Эквивалентная схема (а), логическая структура (б) и условные графические обозначения демультиплексора (в) и дешифратора (г) 141 Если информационный вход Х рассматривать как вход разрешения (Е или EN - Enable), то демультиплексор превращается в дешифратор. Дешифратором называют функциональный узел для преобразования двоичного кода в унитарный код вида «1 из N», в Таблица 2.1 котором любому входному двоично- x2 x1 x0 y0 y1 y2 y3 y4 y5 y6 y7 му числу соответствует возбуждение 0 0 0 1 0 0 0 0 0 0 0 одного (и только одного) из N выхо- 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 Если сигнал разрешения Е от- 1 0 0 0 0 0 0 1 0 0 0 сутствует ( E 0 ), то на всех выходах 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 дов (табл.2.1). дешифратора удерживается уровень логического нуля. Очень часто де- шифратор имеет инверсные выходы, тогда в отсутствие сигнала разрешения его выходы сохраняют единичные уровни. Дешифратор обозначается в основном поле УГО буквами DC (Decoder). Входы отмечаются цифрами, отражающими их двоичный вес, а выходы - номерами входных комбинаций, при которых они возбуждаются (на них появляется «1»). Е DС 0 1 2 3 4 5 6 7 Микросхемы демультиплексоров и дешифраторов средней интеграции имеют 0 1 3 х0 х1 х2 не более четырех входов. Если необходимы устройства большей размерности, то их можно построить из микросхем малой размерности. Для этого входное число Е х3 х4 х5 Е DС 0 0 1 3 1 2 3 4 5 6 7 Е DС 0 . . . . 0 1 3 (адрес) делится на две группы младших и старших разрядов. Разрядность группы разряды с помощью дополнительного дешифратора преобразуются в код «1 из 8 9 10 11 12 13 14 15 . . . . Е DС 0 младших разрядов соответствует числу входов имеющихся микросхем, старшие 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 3 1 2 3 4 5 6 7 56 57 58 59 60 61 62 63 Рисунок 2.5 – Наращивание размерности дешифратора 142 N», который осуществляет выбор одной из микросхем. Для примера на рис.2.5 показана схема дешифратора «6 → 64», построенная на микросхемах с размерностью «3 → 8». Шифраторы Шифратор выполняет операцию, обратную по отношению к операции дешифратора, он преобразует унитарный код «1 из N» в двоичный код. При возбуждении одного из входов шифратора на его выходах формируется двоичное слово, отобра- Таблица 2.2 Активный вход y2 y1 y0 x0 0 0 0 x1 0 0 1 x2 0 1 0 x3 0 1 1 ходов. Одно из основных применений шифратора - x4 1 0 0 x5 1 0 1 ввод данных с клавиатуры. Из таблицы истинности x6 1 1 0 x7 1 1 1 жающее номер возбужденной цепи (под возбуждением понимается наличие единицы на данном входе). n Полный двоичный шифратор имеет 2 входов и n вы- шифратора (табл.2.2) непосредственно следуют функции его выходов: y0 = x1 x3 x5 x7, y1 = x2 x3 x6 x7, y2 = x4 x5 x6 x7, которые приводят к следующей логической структуре двоичного дешифратора (рис.2.6). Двоичный шифратор можно рассматривать как частный случай шиф- х1 х2 х3 х4 х5 х6 х7 х0 х1 х2 х3 х4 х5 х6 х7 0 СD 1 2 0 3 1 3 4 5 6 7 y0 y1 y2 1 y0 1 y1 1 y2 ратора приоритета, на входах которого может присутствовать одновременно Рисунок 2.6 – Обозначение и логическая несколько логических единиц. Шиф- структура двоичного дешифратора ратор приоритета указывает на своих выходах номер старшего возбужденного входа. Непосредственно из таблицы истинности приоритетного шифратора (табл.2.3) следуют функции его выходов: 143 y 2 x 7 x 7 x 6 x 7 x 6 x5 x 7 x 6 x 5 x 4 ; y1 x7 x 7 x6 x 7 x 6 x 5 x 4 x3 x 7 x 6 x 5 x 4 x 3 x 2 ; y 0 x7 x 7 x 6 x5 x 7 x 6 x 5 x 4 x3 x 7 x 6 x 5 x 4 x 3 x 2 x1 . Выражения можно упростить, применяя к каждой функции известное соотношение булевой алгебры a ab a b , в результате чего функции приобретают следующий вид: y 2 x 7 x 6 x5 x 4 ; Таблица 2.3 y1 x7 x6 x 5 x 4 x3 x 5 x 4 x 2 ; x7 x6 x5 x4 x3 x2 x1 x0 y2 y1 y0 y 0 x7 x 6 x5 x 6 x 4 x3 x 6 x 4 x 2 x1 . 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 x 0 0 1 скую структуру устройства. 0 0 0 0 0 1 x x 0 1 0 Разновидностью 0 0 0 0 1 x x x 0 1 1 0 0 0 1 x x x x 1 0 0 0 0 1 x x x x x 1 0 1 старшей единицы в двоичном числе, 0 1 x x x x x x 1 1 0 которые формируют результат преоб- 1 x x x x x x x 1 1 1 Эти выражения определяют логиче- приоритета являются шифратора указатели разования в виде унитарного кода «1 из N». Такой узел имеет столько же выходов, сколько и входов, причем номер возбужденного выхода равен номеру старшего возбужденного входа. Приоритетные шифраторы применяются для ранжирования запросов на использование общего вычислительного ресурса, а также для нормализации чисел с плавающей запятой. Применение мультиплексоров и дешифраторов Мультиплексоры могут применяться для: - сбора информации от разных источников, которые подключаются к разным информационным входам мультиплексора, адресное слово на котором задается вручную или автоматически. На выходе мультиплексора оказываются сигналы от того источника, порядковый номер которого равен двоичному значению адресного кода; 144 - преобразования кода из параллельной комбинации нулей и единиц на информационных входах в последовательный код на выходе мультиплексора. Для этого адресный код мультиплексора последовательно изменяют с помощью счетчика тактовых импульсов, имеющего модуль счета, равный числу информационных входов мультиплексора. В соответствии с адресом мультиплексор последовательно передает на выход двоичные символы с соответствующих информационных входов. Обратное преобразование последовательного кода в параллельный можно осуществить с помощью демультиплексора. С этой целью по тактам поступления разрядов последовательного кода изменяют адрес демультиплексора, который за счет этого распределяет разряды кода по группе выходов. Состояния выходов запоминают для последующей передачи в шину данных; - хранения информации, не изменяющейся во времени. Мультиплексор в данном применении используется в качестве постоянного запоминающего устройства (ПЗУ) емкостью 2 n 1 бит, информация в который вводится путем подключения информационных входов к шинам 1 и 0. Выдача информации из выбранной ячейки памяти выполняется сразу же после подачи адреса ячейки на адресные входы мультиплексора. Такое ПЗУ очень просто перепрограммировать, изменяя порядок подключения информационных входов; - воспроизведения произвольных логических функций n аргументов – по существу то же самое ПЗУ. Порядок подключения входов мультиплексора к шинам логических 0 и 1 в этом случае осуществляется по таблице истинности. Аргументы xn1 ,...,x0 подаются на адресные входы мультиплексора. Каждому адресу ставится в соответствие значение функции путем подключением выбираемого информационного входа к шине 0 или 1. В качестве примера на рис.2.7 приведена схема воспроизведения опера- x0 x1 y 0 0 1 1 0 1 0 1 «0» «1» 0 1 1 0 0 MX 1 2 3 x0 x1 y y0 y1 Рисунок 2.7 – Воспроизведение функции ИСКЛЮЧАЮЩЕЕ ИЛИ ции ИСКЛЮЧАЮЩЕЕ ИЛИ. 145 Существует также способ реализации логической функции (n+1)-ого аргументов на мультиплексоре с n адресными входами за счет переноса одного из аргументов в число информационных сигналов. Пусть имеется таблица истинности для функции F трех аргументов x2, x1, x0 (рис.2.8). Расчленив мысленно таблицу на группы по две строки в каждой, заметим, что в группе x2 и x1 неизменны, а x0 может быть равным 0 и 1. Выходной сигнал F мультиплексора для каждой группы может принимать одно из четырех значений: 1, 0, x0 или x 0 . Если x2 и x1 подать на адресные входы, а информационные входы подключать либо к шинам логических 0 или 1, либо подавать на них x0 x2 x1 x0 F 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 1 0 1 0 1 1 0 F(x0) F 1 «1» «0» F x0 x0 F 0 x0 F x0 x1 x2 0 MX 1 2 3 a0 a1 F или x 0 , то схема будет ре- Рисунок 2.8 – Реализация мультиплексором логической ализовывать заданную функции (n+1) аргументов функцию. Этот метод годится и для большего числа аргументов. Для воспроизведения произвольных логических функций можно использовать и двоичный дешифратор. Действительно, на выходах дешифратора вырабатываются все конъюнктивные термы, которые только можно составить из данного числа аргументов. Логическая функция в СДНФ (без минимизации) представляет собой дизъюнкцию некоторого числа таких термов. Собирая нужные термы с помощью вентиля ИЛИ, можно получить любую функцию данных аргументов. Для реализации функции на дешифраторе необходимо предварительно перевести ее в форму СДНФ, что выполняется умножением каждой неполной конъюнкции на xi x i , где xi - отсутствующий в конъюнкции аргумент. Рассмотрим для примера воспроизведение двух функций y1, y2 трех аргументов x1, x2, x3: y1 x 3 x 2 x3 x1 , y 2 x 3 x 2 x1 x 2 x 1 . Преобразуем функции в СДНФ: 146 y1 x 3 x 2 x3 x1 x 3 x 2 x1 x1 x3 x1 x2 x 2 x 3 x 2 x1 x 3 x 2 x1 x3 x2 x1 x3 x 2 x1 ; y 2 x 3 x 2 x1 x2 x1 x 3 x 2 x1 x2 x1 x3 x 3 x 3 x 2 x1 x3 x2 x1 x 3 x2 x1 . Полученные выражения позволяют непосредственно перейти к схеме (рис.2.9), в которой учтено, что конъ- x1 x2 x3 юнкция x 3 x 2 x1 присутствует в обеих функциях. DC 0 1 2 0 3 1 4 2 5 6 7 x1x2x3 1 y1 1 y2 x1x2x3 Рисунок 2.9 – Воспроизведение логических функций с помощью дешифратора 2.2.2 Компараторы и преобразователи кодов Компараторы Компаратор или устройство сравнения двоичных чисел (А и В) - функциональный узел для определения отношения между двумя двоичными словами. Основными соотношениями считаются «равно» FA B и «больше» FA B . Другие соотношения можно получить с помощью основных: FA B F A B ; FA B F B A ; FA B FA B FA B ; FA B FA B FA B F A B . Операции сравнения используются как логические условия в микропропроцессорах, а также в устройствах контроля ЭВМ. Сравнение на «равно» осуществляется путем поразрядного сопоставления двух кодов A a n 1 a n 2 ...a1 a0 и B bn 1bn 2 ...b1b0 . Признак разрядного равенства ri получает значение 1, если значения символов в данном разряде ai и bi обоих слов совпадают: ri = ai bi ai bi = ai bi . Равенство двух многоразрядных чисел имеет место, если совпадают значения всех их разрядов: 147 FA B = rn-1 rn-2 ...r0 = rn-1 rn-2 ... r 0 . Схема весьма просто реализуется на логических элементах ИСКЛЮЧАЮЩЕЕ ИЛИ (рис.2.10). Для одноразрядных слов a и b функция a0 b0 =1 r 0 a1 b1 =1 r 1 an-1 bn-1 =1 r n 1 ai bi ri 0 0 1 1 1 0 0 1 сравнения на «больше» Fa>b определяется таблицей, из которой следует выражение Fa>b = a b 0 1 0 1 1 FA=B (рис.2.11). Функцию FA>B для двухразрядных слов определим так: - если в старшем разряде числа А a1 1 , а в старшем разряде числа В b1 0 , то независимо от Рисунок 2.10 – Схема сравнения на «равно» младших разрядов A B и FA>B = 1; - если старшие разряды одинаковы ( r1 1 ), то надо перейти к анализу младших разрядов, рассуждая так же, как и ранее (FA>B = 1 при a0=1, b0=0). Следовательно, FA B a1b1 a0 b0 r1 , где r1 - признак равенства a1 и b1 (r1=a1b1 a1b1 ). & a3 b3 1 r3 & a2 b2 1 FA>B 1 a b Fa>b 0 0 1 1 0 1 0 1 0 0 1 0 r2 & a1 b1 1 & r1 & a0 b0 1 FA=B A3 B3 A2 B2 A1 B1 A0 B0 == A>B A<B A=B A>B A<B A=B r0 Рисунок 2.11 – Логическая структура и условное графическое обозначение компаратора 148 Распространяя рассуждение на многоразрядные слова, можно записать: FA B an1bn1 an2 bn2 rn1 an3bn3 rn2 rn1 ... a0 b0 r1 ...rn1 Так как обычно устройство сравнения на «больше» - часть компаратора, выполняющего и поразрядное сравнение на «равно», то при построении данной схемы ri можно рассматривать как уже сформированные. Тогда структура узла получится такой, как показано на рис.2.11. Дополнительные входы компаратора на его графическом обозначении служат для наращивания разрядности. Если рассматривать устройство сравнения на «больше» как самостоятельное (нет готовых значений ri), то можно упростить устройство, заметив, a3 b3 1 ших разрядов, если в данном разряде имеется равенство». Но можно исполь- & 1 FA>B & a1 b1 1 (i-1). Это условие является строгим и означает «перейти к сравнению млад- & a2 b2 что ri является по существу условием перехода к анализу младших разрядов & & a0 b0 Рисунок 2.12 – Упрощенная структура компаратора на «больше» зовать и нестрогое условие «перейти к сравнению младших разрядов, если аi в данном разряде не меньше bi» , которое записывается как di = ai bi . Таким образом FA B an1bn1 an2 bn2 d n1 an3bn3 d n2 d n1 ... a0 b0 d1d 2 ...d n1 . Функция di в отличие от ri перекрывает случай ai > bi, который сразу же дает FA>B, и остальные шаги сравнения уже не важны. При таком подходе структуру узла можно усовершенствовать после преобразования формулы к базису И-НЕ: FA B ( a n 1bn 1 )( a n 2 bn 2 d n 1 )...( a0 b0 d1 d 2 ...d n 1 ) . 149 Логическая структура компаратора, соответствующая данной формуле, представлена на рис.2.12. Компараторы выпускаются как самостоятельные (обычно четырехразрядные) устройства, а также входят составной частью в микросхемы арифметико-логических устройств. Для наращивания разрядности компаратора микросхемы соединяют последовательно с использованием выходов и входов A B , A B , A B . Преобразователи арифметических двоичных кодов Преобразователь кода - функциональный узел для изменения формы представления данных. В рамках этого определения к преобразователям кода может быть отнесен любой комбинационный узел, который не производит новой информации, а лишь изменяет ее вид. Вычислительные системы используют разные формы представления информации. Входные и выходные устройства оперируют с привычным для человека десятичным кодом. Промежуточная форма представления данных двоично-десятичный код. Вычисления производятся в двоичном коде, для передачи данных могут использоваться коды, обладающие повышенной помехоустойчивостью. Известны и другие формы представления цифровых данных, в частности, при передаче данных применяются число-импульсный код (число представляется количеством переданных импульсов), термометрический код (значение числа отображается границей перехода от сплошных единиц к сплошным нулям), частотно-импульсные и фазо-импульсные коды (значение символов отображается мгновенной частотой или позицией импульса внутри периода) и др. Для выполнения арифметических операций числа представляют в прямом, обратном и дополнительном кодах. В прямом коде знак n-разрядного числа с модулем A an1an2 ...a1a0 во всех этих кодах отображается значением приписываемого старшего разряда, равным 0 для положительных и 1 для отрицательных чисел: 150 A 0 an 1 an2 ...a1a0 ; A 1 an1 an2 ...a1 a0 . Пример записи четырехразрядного числа с использованием пятого знакового разряда: З 0 1 0 1 0 Aпр ( 1010 ) 1 1 0 1 0 A0 A 0. Обратный код целого числа определяется так: 0 A Aобр n 12 1 A для положительных A для отрицательных A. Заметим, что число 2 n 1 11...11 , поэтому 2 n 1 A , являющееся дополнением А до числа 2 n 1, означает просто поразрядную инверсию модуля А. Пример записи того же числа в обратном коде: З 0 1 0 1 0 Aобр ( 1010 ) 1 0 1 0 1 A0 A 0. Дополнительный код (строго говоря, дополнение до 2n для целого числа) определяется так: для положительных A 0 A Aдоп n 12 A для отрицательных A. Пример записи числа в дополнительном коде: З 0 1 0 1 0 Aдоп ( 1010 ) 1 0 1 1 0 A0 A 0. Как следует из определений, формы записи положительного числа в прямом, обратном и дополнительном кодах совпадают. Обратный код отрицательного числа получают поразрядной инверсией прямого кода. Для записи отрицательного числа в дополнительном коде достаточно к поразрядной инверсии прямого кода (обратному коду отрицательного числа) прибавить единицу. Применение обратного и дополнительного кодов позволяет заменить операцию вычитания чисел операцией сложения. 151 Таким образом, в качестве элементов преобразователя прямого кода в обратный должны использоваться управляемые инверторы, каковыми могут служить вентили ИСКЛЮЧАЮЩЕЕ ИЛИ (рис.2.13а). Если знак числа положителен (Знак = 0), то выходной код В преобразователя равнозначен входному коду А bi ai . В том случае, когда входное число отрицательно (Знак = 1), на выходе образуется поразрядная инверсия bi a i . Знак an-1 Знак an-1 =1 =1 an-2 an-2 =1 a0 =1 bn-2 . . & 1 bn-1 . . . . . . =1 b0 1 & bn-1 . x0 X/Y y0 x1 y1 x2 y2 . . . . . . xn-1 ym-1 b0 в) bn-2 . . . . . . . =1 a1 & а) a0 b0 б) Рисунок 2.13 – Преобразователь прямого кода в обратный (а), в дополнительный (б), общее обозначение преобразователя кодов (в) Преобразование прямого кода в дополнительный код реализуется сложнее, так как операция преобразования не является поразрядной. Поскольку отрицательные числа в обратном и дополнительном кодах отличаются всего на единицу (обратный код – дополнение модуля числа до 2n 1 , дополнительный код – дополнение до 2 n ), то для получения дополнительного кода надо сначала преобразовать прямой код в обратный, а затем просто прибавить единицу к полученному числу. Но это «просто» требует сложного многоразрядного сумматора. Пример: в прямом коде 11101000 в прямом коде 00010111 в дополнительном коде 00011000 152 Сопоставление прямого и дополнительного кода отрицательных чисел, как это видно из приведенного ниже примера, показывает, что последний отличается от первого инвертированием старших разрядов до (i+1)-го включительно, где i - номер первого справа разряда, содержащего 1. Аналитически это правило запишется следующим образом: bi a i ( a i 1 a i 2 ... a 0 ) , то есть для получения значения разряда bi выходного числа как дополнения до 2n надо сложить по модулю 2 исходное значение ai этого разряда с дизъюнкцией всех младших по отношению к нему разрядов. Для упрощения схемы дизъюнкцию в приведенном выражении можно образовывать последовательно разряд за разрядом (рис.2.13б). Общее обозначение преобразователя кода показано на рис.2.13в. 2.2.3 Арифметические узлы К арифметическим операциям в ЭВМ относят действия с парой двоичных чисел: сложение, вычитание, умножение, деление. Переменным в арифметических устройствах приписываются уже не логические, а арифметические значения. Слова называются операндами. Однако для описания работы таких устройств также применяются логические методы с использованием таблицы истинности. Важнейшая из арифметических операций - суммирование, так как суммирование используется и при выполнении остальных операций: вычитание может рассматриваться как сложение с отрицательным числом, когда операнды представлены в дополнительном коде; умножение и деление - как последовательности операций сложения и вычитания. Поэтому сначала подробно остановимся на сумматорах. Сумматор - функциональный узел, выполняющий операцию сложения двух двоичных чисел. По числу входов различают: полусумматоры, одноразрядные сумматоры, многоразрядные сумматоры. 153 Многоразрядные сумматоры могут быть последовательными, в которых суммирование производится поразрядно, и параллельными, где суммирование производится по всем разрядам одновременно. По способу организации межразрядных переносов параллельные сумматоры делятся на: 1) сумматоры с последовательным переносом; 2) сумматоры с параллельным переносом; 3) сумматоры с групповой структурой. В таких сумматорах разрядная сетка разделена на группы, обрабатываемые набором разрядных схем, причем в каждой группе организуется свой вид переноса. В наименовании сумматора с групповым переносом, например «сумматор с параллельнопоследовательным переносом», указывается сначала вид переноса в группе, а затем - между группами. По наличию памяти различают комбинационные и накапливающие сумматоры. Накапливающие сумматоры имеют память, в которой аккумулируется результат путем добавления очередного слагаемого. По способу тактирования различают синхронные и асинхронные сумматоры. В синхронных сумматорах на выполнение сложения отводится постоянное время, а в асинхронных - вырабатывается признак завершения операции. В зависимости от системы счисления различают двоичные, двоичнодесятичные и другие сумматоры. Одноразрядные сумматоры Полусумматор является простейшим суммирующем устройством и называется так потому, что из двух полусумматоров можно составить полный одноразрядный сумматор. Полусумматор в процессе сложения не учитывает сигнала переноса из младшего разряда и поэтому годится для построения только первого разряда полного сумматора. Обозначается он буквами HS (Half Sum). 154 Из таблицы истинности (рис.2.14) можно непосредственно записать выражения для суммы pi и переноса gi: pi ai bi , g i ai bi . Выражение для p i совпадает с функцией ИСКЛЮЧАЮЩЕЕ ИЛИ. Входы a b 0 0 0 1 1 0 1 1 Выходы p g 0 0 1 0 1 0 0 1 =1 a b p & a HS p b g g Рисунок 2.14 – Полусумматор Полный одноразрядный сумматор имеет три входа, так как складывает i-ые разряды чисел А и В (ai и bi) и добавляет перенос из младшего разряда ci. Из таблицы истинности одноразрядного сумматора получаются алгебраические выражения для суммы и переноса, которые путем группирования членов можно привести к форме с использованием введенных для полусумматора функций pi и gi: si = ai bi ci-1 ai bi ci-1 ai bi ci-1 ai bi ci-1 = ci-1 (ai bi ai bi ) ci-1 (ai bi ai bi ) ci-1 pi ci-1 pi = ci-1 pi ; ci = ai bi ci -1 ai bi ci -1 ai bi ci -1 ai bi ci -1 ci -1 (ai bi ai bi ) ai bi = ci -1 pi g i . По итоговым выражениям схему сумматора можно построить из двух полусумматоров (рис.2.15). Обычно перенос обозначается буквой с (carry). Входы ci ai bi Выходы si ci+1 0 0 0 0 1 1 1 1 0 1 1 0 1 0 0 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 а HS p ci ai bi а HS p рi b gi b si g g 1 ci+1 с SM s а c b Рисунок 2.15 – Таблица истинности и логическая структура одноразрядного сумматора 155 Функция gi называется функцией генерации переноса (в данном разряде определяется только комбинацией входных переменных ai, bi), pi - функцией распространения (транзита) переноса (разрешает прохождение переноса из предыдущего разряда). Эти функции используются при построении многоразрядных сумматоров, как будет показано далее. Параллельные сумматоры и схемы переноса В параллельном сумматоре с последовательным переносом (рис.2.16) слагаемые А и В подаются параллельно во все разряды сумматора. Сразу с0 a0 b0 же в каждом разряде образуются предварительные суммы si, не учитывающие переносов из младших a1 b1 разрядов. После появления и распространения переносов суммы приобретают свои окончательные a2 b2 значения. с SM s а c b s0 с SM s а c b s1 с SM s а c b s2 с SM s а c b sn-1 Время сложения чисел в таком сумматоре складывается из: 1) времени задержки распространения сигнала от входов операндов до выхода переноса в сум- an-1 bn-1 sn маторе младшего разряда (tР.АС = 3tP.av, где tP.av – Рисунок 2.16 – Параллельсредняя задержка распространения логического ный сумматор с последовательным переносом вентиля); 2) суммарной задержки распространения сигнала переноса через разрядные сумматоры 1, 2, ..., (n-2) разрядов (n-2) tР.СС (tР.СС = 2tP.av); 3) времени задержки распространения от входа переноса до выхода суммы в сумматоре последнего разряда tР.СS (tР.СS = tP.av). Таким образом, полное время суммирования в рассматриваемом устройстве составляет TS t P . AC n 2t P .CC t P .CS n 2t P .av , и, следовательно, тем больше, чем больше разрядность сумматора. 156 Очевидно, что большую часть в Ts занимает время распространения переноса, поэтому минимизации tР.СС уделяется особое внимание. Принцип построения сумматора с параллельным переносом основан на использовании ранее введенных функций, образующихся на выходах полусумматора: pi = ai bi - функция распространения (транзита) переноса из младше- го (i-1)-го разряда; g i = a i bi - функция генерации переноса в данном разряде. Перенос сi в данном разряде записывается как ci 1 = ci pi g i . Обратим внимание, что в качестве функции pi = ai bi можно использовать более простую в реализации функцию pi = ai bi , так как операции ИСКЛЮЧАЮЩЕЕ ИЛИ « » и ИЛИ « » отличаются лишь при ai bi 1 , но в этом случае вырабатывается перенос gi=1 и значение ci+1 не зависит от сi. Запишем выражения переноса ci для нескольких разрядов сумматора: c1 = g 0 p 0 c0 , c 2 = g 1 p 1 c1 = g 1 p 1 g 0 p 1 p 0 c0 , c 3 = g 2 p 2 c 2 = g 2 p 2 g 1 p 2 p 1 g 0 p 2 p 1 p 0 c0 , c 4 = g 3 p 3 c 3 = g 3 p 3 g 2 p 3 p 2 g 1 p 3 p 2 p 1 g 0 p 3 p 2 p 1 p 0 c0 . Реализующая функции с1...с4 комбинационная схема, построенная по приведенным выражениям, называется схемой ускоренного переноса и обозначается CRU (Carry Unit). Структурная схема четырехразрядного сумматора с параллельным переносом, построенная на одноразрядных сумматорах (Σ) с временем сложения tSM, выглядит, как показано на рис.2.17. Схема ускоренного переноса, как видно из логических выражений, имеет задержку 2tP.av, которая требуется на одновременное образование всех конъюнкций и их сборку в дизъюнкторе. Общее время сложения составляет TS=3tP.av + tSM , 157 где 2tP.av занимает формирование разрядных сигналов переноса и 1tP.av - формирование сигналов gi и pi. a0 b0 s0 a1 b1 s1 c1 c0 c0 a2 b2 s2 g0 p0 c0 c2 c1 a3 b3 s3 g1 p1 c3 c2 g2 p2 CRU c3 g3 p3 c4 Рисунок 2.17 – Параллельный сумматор с параллельным переносом Четырехразрядные сумматоры с параллельным переносом выпускаются в виде микросхем средней интеграции. Для получения большей разрядности такие микросхемы соединяют между собой, получая устройство с групповой структурой. Внутри группы осуществляется параллельный перенос, между группами возможен последовательный или параллельный перенос. В n-разрядном параллельном сумматоре с параллельно-последовательным переносом, структура которого представлена на рис.2.18, mразрядные сумматоры, выполненные по схеме рис.2.17, соединяют последовательно по цепи распространения переноса (рис.2.18 - n 16 , m 4 ). Иногда эту схему называют сумматором с цепным переносом. Время сложения оценивается формулой TS t P .av Формирование функций g и p n 2t P .av tSM m Перенос от с0 до с16 Время сложения одноразрядного сумматора из которой следует, что время сложения увеличивается с увеличением разрядности устройства. В параллельном сумматоре с параллельно-параллельным переносом этот недостаток устраняется. В таком сумматоре между группами также организуется параллельный перенос с помощью блока CRU. Вернемся к выражению для переноса c4 в сумматоре с параллельным переносом: 158 4 4 4 4 Σ c0 4 4 4 Σ c4 CRU 4 4 4 Σ c8 CRU s12… s15 b12… b15 a12… a15 s8… s11 b8… b11 a8… a11 s4… s7 b4… b7 a4… a7 s0… s3 b0… b3 a0… a3 4 4 Σ c12 CRU CRU c16 Рисунок 2.18 – Параллельный сумматор с параллельно-последовательным переносом c4 = g 3 p3 g 2 Gp3 p2 g 1 p3 p2 p1 g 0 P p3 p2 p1 p0 c0 . G P Обозначив, как показано, буквами G и P группы членов выражения, получим Cj+1 = Gj PjCj. Обратим внимание, что это выражение по структуре такое же, как и для одноразрядного сумматора. Поэтому G - функция генерации переноса, а P функция транзита переноса для группы разрядов. Образовав сигналы G и P, можно использовать их для организации параллельного переноса в групповой структуре сумматора. Для этого комбинационную схему переноса CRU достаточно снабдить дополнительными выходами G и P. Тогда структура сумматора приобретет вид, показанный на рис.2.19. Время сложения в устройстве оценивается формулой: TS tP .av 2tP .av 2tP .av tSM 5tP .av tSM 4 4 4 4 4 4 4 s12… s15 b12… b15 a12… a15 s8… s11 b8… b11 a8… a11 s4… s7 b4… b7 a4… a7 4 4 Время суммирования одноразрядного сумматора 4 Σ Σ Σ Σ CRU CRU CRU CRU G c0 s0… s3 b0… b3 a0… a3 4 Формирование переноса С в группе Формирование GиP в группе Формирование g и p в одноразрядном сумматоре g0 P p0 c4 c1 G g1 P p1 c8 c2 G g2 P p2 G c12 c3 g3 4 c16 P p3 CPU Рисунок 2.19 – Параллельный сумматор с параллельно-параллельным переносом 159 Повышение степени интеграции компонентов на кристаллах БИС смягчило требования к экономии аппаратных затрат и возродило интерес к некоторым нестандартным средствам организации быстрых цепей последовательного переноса по разрядам сумматора. Одно из таких средств, получившее название схемы условного переноса и применяемое в сумматорах с последовательным переносом, основано на разделении n разрядов сумматора на две группы, например, по n/2 разрядов в каждой (рис.2.20). Сумматор первой группы складывает младшие разряды слагаемых Амл и Вмл и образует, либо не образует сигнал переноса Смл. Вторая группа для сложения старших разрядов слагаемых Аст и Вст выполняется в виде пары одинаковых сумматоров (1 и 2 на рис.2.20), у первого из которых вход переноса подключен к шине «0», а у второго – к шине «1». Таким образом, один сумматор второй группы образует сумму Аст и Вст при условии Cмл 0 , а другой – ту же сумму при условии C м л 1 . C SM S A 0 0 1 1 2 2 3 3 B 0 1 2 3 C т Aмл Вмл «0» Aст Вст «1» Смл т C SM S A 0 0 1 1 2 2 3 3 B 0 1 Сст0 2 3 1 C т C SM S A 0 0 1 1 2 2 3 3 B 0 1 Сст1 2 3 2 C S А МХ 0 1 0 1 0 1 0 1 0 1 т 5*(21) Свх Свых т т Рисунок 2.20 – Последовательный сумматор с условным переносом 160 Поступившие младшие и старшие группы разрядов слагаемых одновременно начинают обрабатываться всеми тремя сумматорами. При этом значение образующегося сигнала переноса младшей группы управляет выбором нужного сумматора из второй группы: если Смл = 0, то многоканальный мультиплексор передает на общий выход сумматора число с выхода сумматора 1 старшей группы, если Смл = 1, то число берется с выхода сумматора 2. Одновременно мультиплексор выбирает уже готовый сигнал общего переноса Свых. За счет распараллеливания процессов суммирования младших и старших разрядов слагаемых время сложения по сравнению с обычным сумматором с последовательным переносом сокращается вдвое. В современных программируемых БИС типа программируемой пользователем вентильной матрицы (см. подраздел 3.4) для организации переноса в сумматорах предусматриваются специальные ключевые цепи с чрезвычайно малой задержкой. Подобная структура сочетают простоту схемы сумматора с последовательным переносом с быстродействием, соизмеримым с быстродействием сумматора с параллельным переносом. Процесс вычисления значения сигнала переноса в сумматоре, разряд которого показан на рис.2.21, разделяется на две фазы. В первой фазе во всех разрядах параллельно во времени определяются условия распространения переноса, вторая фаза заключается в передаче сигнала пе- ci-1 ai bi =1 =1 si ci Рисунок 2.21 – Схема одноразрядного сумматора с ключевой цепью переноса реноса по образованной перед этим цепи. При вычислении значения сигнала переноса ci возможны два случая, когда слагаемые данного разряда равны между собой a i bi и когда они различаются a i bi . В первом случае значение сигнала переноса из предшествующего разряда ci1 не играет роли и его можно исключить из рассмотрения (если a i bi 0 , то переноса ci из данного разряда не возникнет ни при каком значении ci 1 , если ai bi 1 , то перенос ci возникнет независимо от наличия ci 1 ). Следовательно, в качестве сиг161 нала переноса может использоваться любой из операндов, например ci bi , как показано на рис.2.21. Во втором случае a i bi значение сигнала переноса из данного разряда совпадает со значением сигнала переноса из предыдущего разряда, то есть ci 1 ci , и ci просто надо передать на выход. В схеме разряда сумматора (рис.2.21) через «быстрый» ключ, управляемый результатом операции ИСКЛЮЧАЮЩЕЕ ИЛИ над операндами ai bi , передается либо bi , либо ci 1 . Одновременно вычисляется значение суммы в данном разряде s i ai bi ci 1 . Общее время сложения в сумматоре зависит от его разрядности и занимает TS t P n 1t Psw t P 2t P n 1t Psw , где t P и t Psw - времена задержки распространения соответственно вентиля ИСКЛЮЧАЮЩЕЕ ИЛИ и ключа ( t Psw t P ). Последовательный и накапливающий сумматоры Последовательный и накапливающий сумматоры относятся к последовательностным узлам, поскольку обладают памятью и работают по тактам. Их схемы включают триггеры и регистры, которые будут описаны в следующем разделе. Последовательный и накапливающий сумматоры находят применение, главным образом, в цифровых устройствах управления, где не требуется высокого быстродействия. Последовательный сумматор осуществляет сложение двоичных чисел последовательно разряд за разрядом, начиная с младшего разряда. Образующийся сигнал переноса задерживается на такт и добавляется к результату суммирования старших разрядов в следующем такте. Устройство состоит из единственного одноразрядного сумматора, n-разрядных сдвигающих регистров слагаемых А и В и суммы S, а также D-триггера задержки переноса (рис.2.22а). Работа устройства осуществляется по тактам, которые задаются синхросигналом С с периодом ТС. В каждом такте образуется разрядная сумма si 162 «0» RG (A) a SM s RG (B) b RG (S) A c c C D T C C SM S A 0 0 1 1 2 2 3 3 B 0 1 2 3 C D RG Q 0 0 1 1 2 2 3 3 C R S C R а) б) Рисунок 2.22 – Структура последовательного (а) и накапливающего (б) сумматоров и перенос ci, который задерживается триггером на один такт, а затем поступает на вход сумматора одновременно со следующими разрядами операндов. Процесс продолжается до формирования окончательного результата, который появится через n тактов, то есть время суммирования составляет TS = nTC. Очевидно, что тактовый период TC должен с запасом превышать время суммирования в одноразрядном сумматоре tSM. Если в обычном сумматоре складываются два операнда, то накапливающий сумматор в каждом такте работы добавляет входное число к числу, уже хранимому в памяти сумматора, после чего полученный результат вновь записывается в память. Накапливающий сумматор называют также цифровым интегратором или аккумулятором. Схема накапливающего сумматора (рис.2.22б) состоит из многоразрядного параллельного сумматора, в котором одним из операндов (В) служит значение накопленной суммы S. Перед началом работы регистр в сумматоре обнуляют сигналом сброса R, поэтому в первом такте работы в регистр записывается входное число А. В каждом такте в регистр записывается новое значение суммы S : S A , которое участвует в образовании суммы в следующем такте. Время суммирования занимает один тактовый период, который должен с запасом перекрывать общее время задержки в параллельном сумматоре и время записи результата в регистр: 163 TC TS tRG . Вычитание двоичных чисел Вычитание чисел заменяют сложением с отрицательным числом D A B A B . (2.1) Рассмотрим подробнее принцип вычитания, когда операнды представляются в дополнительном коде, определение которого давалось выше при рассмотрении преобразователей арифметических кодов. Если операнды А и В представлены n-разрядными двоичными числами, то их значения n 1 n 1 i 0 i 0 A ai 2 i , B bi 2 i (2.2) лежат в пределах от 0 до 2n-1 (от 00...0 до 11...1). Перепишем (2.1) в виде D A B A 2 n 2 n B A 2 n WB , (2.3) где WB = (2n - B) - дополнение В до 2n. Таким образом, вычитание А - В можно заменить сложением А + WB с последующим вычитанием 2n (вычитание сводится к инвертированию (n+1)-го разряда). Дополнение WB = (2n - B) также можно получить без вычитания, заметив, что n 1 2 n 2i 1, i 0 и, следовательно, n 1 n 1 n 1 i 0 i 0 i 0 WB 2 n B 2 i 1 bi 2 i ( 1 bi ) 2 i 1, где В представлено в виде (2.2). Но 1 bi bi , поэтому n 1 WB b i 2 i 1 B 1. i 0 Дополнив правую часть (2.3) нулевым членом вида 02n, получим D A 2n WB 0 2n ( 0 2n A ) ( 1 2n WB ). (2.4) 164 Величина (02n+А), представляющая собой прямой код n-разрядного двоичного числа с добавленным в (n+1)-ом разряде нулем, называется дополнительным кодом положительного числа. Величина WB с добавленной в (n+1)ом разряде единицей называется дополнительным кодом отрицательного числа. Значение (n+1)-го разряда определяет знак числа: 0 - положительного, 1 - отрицательного. Таким образом, дополнительный код числа 0, X X доп 1,WX при X 0, при X 0, (2.5) где 0 или 1 - старший (знаковый) разряд. Из определения (2.5) следуют правила преобразования прямого кода в дополнительный код: 1) дополнительный код положительного числа А = an-1...a0 равен его прямому коду с приписанным 0 в дополнительном старшем разряде (0an-1an2...a0); 2) для преобразования отрицательного числа берется его поразрядная инверсия B bn1bn2 ...b0 , к полученному числу прибавляется 1, кроме того приписывается 1 в знаковый разряд (1wn-1wn-2...w0). Чрезвычайно удобным оказывается то, что поскольку WB 2n B , то B 2 n WB и, следовательно, правила обратного перехода от дополнительного кода отрицательного числа к прямому коду аналогичны правилам прямого перехода. Заметим, что вычитание с представлением чисел в дополнительном коде возможно в любой позиционной системе счисления. Рассмотрим для примера операцию вычитания трехразрядных десятичных чисел в дополнительном коде. Пусть требуется вычесть число В = 751 из числа А = 217, что можно представить как сложение положительного числа 0.217 с отрицательным числом 1.751 (цифра перед точкой – знак: 0 – положительное число, 1 – отрицательное). Дополнительный код отрицательного числа в десятичной системе равен его дополнению до 103, он записывается как 1.WB 1. 10n B 1.1000 751 1.249 . По аналогии с двоичной системой то же 165 преобразование можно рассматривать как поразрядное дополнение цифр числа до 9 (в двоичной системе это дает инверсию цифры) с последующим добавлением единицы. Сложение 0.217 с 1.249 дает разность WD 1.466 , единица свидетельствует об отрицательном знаке результата. Перевод результата из дополнительного кода в прямой приводит к искомому результату D 103 WD 1.534 . Несложно убедиться, что при вычитании А из В, когда А = 1.783, а В = 0.217 получится положительная разность D 0.534 , не требующая перевода в прямой код. На рис.2.23 даны таблица соответствия чисел в прямом и дополнительном кодах, а также схема универсального сумматора/вычитателя. В схеме устройства элементы ИСКЛЮЧАЮЩЕЕ ИЛИ используются как управляемые инверторы: если на их объединенные входы поступает 0, то они пропускают разряды входного числа без инверсии, в противном случае - инвертирует их. Режи- Х(10) Хпр Хдоп +7 +6 +5 +4 +3 +2 +1 0 -1 -2 -3 -4 -5 -6 -7 0111 0110 0101 0100 0011 0010 0001 0000 1001 1010 1011 1100 1101 1110 1111 0111 0110 0101 0100 0011 0010 0001 0000 1111 1110 1101 1100 1011 1010 1001 «+/» A =1 =1 B C SM S A 0 0 1 1 2 2 3 3 B 0 1 2 3 C S =1 =1 а) б) му сложения соответствует Рисунок 2.23 – Сложение и вычитание в дополнительном коде: а – представление чисел в прямом и дополуправляющий сигнал «+/-» нительном кодах, б – схема сумматора/вычитателя = 0, а режиму вычитания - 1. Знак результата операции образуется на выходе переноса сумматора. Несложно убедиться, что, поскольку в приведенной схеме знаки чисел не участвуют в суммировании, то правильный знак результата получается после инвертирования переноса. Излишне говорить, что результат образуется также в дополнительном коде и для перехода к прямому коду необходимо его преобразование. Преобразователем дополнительного кода в прямой может служить та же схема при А=0. 166 Умножение двоичных чисел Рассмотрим пример умножения 4-разрядных двоичных чисел A a3a2 a1a0 1011 1110 и B b3b2b1b0 1001 910 . При ручном умножении получают частичные произведения множимого А на отдельные разряды множителя B ( A b0 , A b1 , A b2 , A b3 ), частичные произведения располагают в разрядной сетке в соответствии с позицией разряда + 1 0 1 1 A a3a2 a1a0 1 0 0 1 B b3b2b1b0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 1 1 A b0 1 1 0 0 0 1 1 P A B A b1 A b2 A b3 Частичные произведения множителя, и далее суммируют их. Заметим, что частичное произведение равно либо 0, если разряд множителя равен 0, либо А, если разряд множителя равен 1. Частичные двоичные произведения получают с помощью блоков конъюнкторов. По тому же алгоритму выполняется умножение и в ЭВМ. Один из известных способов включает поочередное получение частичных произведений, их запоминание и смещение в разрядной сетке с последующим сложением. Такой способ в настоящее время не находит применения ввиду значительных затрат времени, тем больших, чем больше разрядность операндов. Наиболее высокое быстродействие обеспечивает комбинационный способ, который реализуется матричным умножителем. Матричный умножитель, по существу, использует алгоритм ручного перемножения, однако в нем для ускорения вычисления частичные произведения образуются одновременно, для чего предусмотрено столько блоков конъюнкторов, сколько разрядов имеет множитель В. Таким образом частичные произведения смещены друг относительно друга в пространстве. Для одновременного суммирования частичных произведений в схеме предусмотрено несколько сумматоров. 167 Схема 4-разрядного матричного умножителя (рис.2.24) состоит из четырех блоков конъюнкторов, управляемых разрядами множителя bi и либо пропускающих на свои выходы множимое (Аbi=а3а2а1а0), если bi=1, либо не пропускающим его (Аbi =0000), если bi=0. Частичные произведения поступает на входы соответствующих сумматоров со сдвигом в разрядной сетке, соответствующим позиции разряда множителя. Сдвиг выполняется монтажным способом за счет соответствующего подключения слагаемых к входам сумматоров. Если представить схему на уровне отдельных одноразрядных сумматоров, расположенных в узлах сетки, образованной шинами разрядов сомножителей, то получится некая регулярная структура, объясняющая определение «матричный умножитель». A·b0 & & «0» & p0 C SM S p2 A & «0» b0 p1 A B & C SM S «0» C C SM S p4 A B & & & & & & & & A·b1 & & A·b2 & p5 C p6 B b1 b2 p3 C p7 b3 a0 a1 a2 a3 A·b3 Рисунок 2.24 – Структура матричного умножителя Не останавливаясь подробно на устройствах для деления чисел, заметим лишь, что деление можно свести к умножению, если делитель В предварительно преобразовать по специальному алгоритму в обратную величину 168 1/В. В соответствии с другим распространенным алгоритмом деления производится пошаговое вычитание (сложение в дополнительном коде) делителя из делимого с определением знака результата и сдвигом. Если знак результата меньше 0, то в частном записывается 0, в противоположном случае записывается 1. Процесс продолжается до образования полного частного от деления. Многие серии микросхем включают арифметико-логические устройства (АЛУ), выполняющие над двумя обычно четырехразрядными словами ряд логических и арифметических действий. Основой АЛУ служит многоразрядный параллельный сумматор, схема которого дополнена логикой, расширяющей его функциональные возможности. Примером такой микросхемы является микросхема К155ИП3 (рис.2.25). Режим его работы задает управляющее слово S3...S0 и логический уровень сигнала на входе М. При М = 0 АЛУ выполняет арифметические, а при М = 1 - логические операции. При выполнении операции сравнения АЛУ работает в режиме вычитания, в случае равенства операндов вырабатываются сигналы F0...F3 = 0000, и сигнал К=1. Комбинируя К с сигналом переноса на выходе, можно получить признаки неравенства: если A < B, то К = 0 и возникает перенос (заем) из старшего разряда Cn = 1. Дополнительно подключенный вентиль ИСКЛЮЧАЮЩЕЕ ИЛИ образует FA B K Cn 1 , если же А > B, то К = 0, но сигнала переноса нет С=0. C0 ALU A0 B0 A1 F0 B1 A2 F1 B2 A3 F2 B3 S0 F3 S1 G S2 M S3 P Cn K Рисунок 2.25 – АЛУ Назначение выводов микросхемы в арифметическом режиме: A0...A3 и B0...B3 - входы операндов; С0 - вход переноса; F0...F3 - выходы результата; Cn - выход переноса; G и P - функции генерации и транзита переноса; 169 К - выход компаратора (А=В) с открытым коллектором для образования монтажного ИЛИ с другими ИС. 2.2.4 Контроль передачи данных В работе любого вычислительного устройства неизбежны кратковременные сбои в результате действия шумов и помех, а также отказы в результате возникших неисправностей. Для выявления и предотвращения ошибок применяются программные и аппаратные средства. К наиболее распространенным и простым аппаратным средствам относятся дублирование каналов передачи данных с выработкой решения о значении принятого бите путем мажоритарного «голосования» в приемнике, и контроль по критерию четности/нечетности количества единиц в принятом слове путем свертки всего слова, либо групп его разрядов (коды Хемминга). Ценой за повышение надежности передачи данных является аппаратная и информационная избыточность. Например, дублирование процесса передачи основано на трехкратном резервировании канала, а контроль по критерию четности требует увеличения длины слова и соответствующего усложнения передатчика и приемника. Символы двоичного слова образуют множество кодовых комбинаций, различающихся значениями разрядных символов. Число разрядов, в которых отличаются две кодовые комбинации, называется кодовым расстоянием. Важнейшей характеристикой помехоустойчивости кода является минимальное кодовое расстояние dmin – минимальное число разрядов, в которых различаются любые возможные комбинации. Известные из теории кодирования условия обнаружения и исправления ошибок формулируются следующим образом: d min rобн 1; d min 2rиспр 1; d min 2rиспр rобн 1, где rобн и rиспр - кратность обнаруживаемых и исправляемых ошибок соответственно. Так для обычного двоичного кода d min 1 . Чтобы код позволял обна- 170 руживать одиночные ошибки, нужно увеличить минимальное кодовое расстояние хотя бы до двух, а чтобы исправлять одиночные ошибки – до трех. Мажоритарные элементы Мажоритарный элемент осуществляет прием цифровых данных по нескольким параллельным каналам и формирует решение о значении принятого бита по мажоритарному принципу, то есть путем «голосования» по большинству присутствующих на входах логических уровней. По таблице истинности элемента можно записать логические выражения для выхода Y f X 1 , X 2 , X , а также для адреса входа a1 , a0 , логический уровень которого отличается от логического уровня остальных входов и, следовательно, ошибочен. Эти выражения после несложных преобразований принимают вид: Y X1 X 2 X1 X 3 X 2 X 3 , a1 X 2 X 3 X 2 X 3 X 2 X 3 , a0 X 1 X 3 X 1 X 3 X 1 X 3 . Схема мажоритарного элемента, соответствующая данным выражениям, представлена на рис.2.26. Очевидно, что для корректного голосования (без «ничьей») мажоритарный элемент должен иметь нечетное количество X1 0 0 0 0 1 1 1 1 X2 0 0 1 1 0 0 1 1 X3 0 1 0 1 0 1 0 1 Y 0 0 0 1 0 1 1 1 a1 a0 0 0 1 1 1 0 0 1 0 1 1 0 1 1 0 0 X1 X2 & 1 & X3 Y & =1 =1 a0 a1 Рисунок 2.26 – Мажоритарный элемент (обычно не более пяти) входов. Схемы свертки Схемы свертки служат выполнения контроля передаваемого слова по критерию четности количества единиц в нем и позволяют обнаружить одиночные ошибки и ошибки нечетной кратности. Многоразрядное двоичное слово (например, байт) сокращается (свертывается) до одного разряда, который до передачи по каналу приписывается к слову в качестве дополнительного контрольного разряда. Правило образования контрольного разряда очень 171 простое: если количество единиц в слове четное, то значение контрольного разряда (функция четности E - Even) устанавливается равным 1, в противном случае – 0. Применяется также функция нечетности O – Odd, которая принимает противоположное значение O E . Элемент свертки выполняется на вентилях ИСКЛЮЧАЮЩЕЕ ИЛИ, включенных по пирамидальной или последовательной схеме (рис.2.27). Последовательная схема оказывается предпочтительной для случая последовательной передачи данных по одному проводу, когда после преобразования в параллельное слово результат контроля Y оказывается на выходе с задержкой единственного вентиля. Часто элемент контроля выполняется с 9 входами, чтобы осуществить проверку слова на приемном конце вместе с контрольным разрядом (рис.2.27в). Нарушение условия четности на приемном конце свидетельствует о наличии ошибки, которую далее можно исправить, повторив передачу тех же данных. X0 X1 =1 X2 X3 =1 X4 X5 =1 X6 X7 =1 X0 X1 =1 =1 =1 Y X2 X3 =1 =1 =1 =1 X4 X5 =1 M2 E O в) =1 X6 =1 X7 а) 0 1 2 3 4 5 6 7 8 Y б) Рисунок 2.27 – Схемы свертки пирамидального (а) и последовательного (б) типов, УГО элемента свертки (в) Типовая схема применения схем свертки при контроле процесса передачи данных или их записи-чтения в запоминающем устройстве, что может рассматриваться как передача данных по каналу связи с «замораживанием», показана на рис.2.28. Схема свертки, установленная на передающем конце канала связи, сворачивает байт данных в один контрольный разряд, который получает значение «0» в случае четного числа единиц в байте и «1» - в противном случае. Далее байт вместе с контрольным разрядом передается по ка172 налу, на приемном конце которого также выполняется свертка уже девяти разрядов. Нулевой результат свертки свидетельствует об отсутствии ошибки. Очевидно, что схема свертки способна выявить факт появления одиночной ошибки, или в общем случае нечетного числа ошибок, однако не дает возможности определить искаженный разряд переданного числа и, следова- Байт данных Байт данных тельно, не позволяет исправить ошибку. Канал передачи данных «0» 0 1 2 3 4 5 6 7 8 M2 E O Контрольный разряд 0 1 2 3 4 5 6 7 8 M2 E O Контрольный разряд Рисунок 2.28 – Применение схем свертки для контроля передачи данных Исправление одиночных ошибок – код Хемминга В основе метода контроля данных с помощью кода Хемминга лежит тот же принцип контроля по критерию четности, что и в схеме свертки, однако вместо одного к передаваемому слову приписывается несколько контрольных разрядов. Каждый контрольный разряд ассоциируется с определенной группой разрядов и размещается в дополнительных разрядах вновь сформированного слова, занимающих позиции 2i (1, 2, 4, 8, …). Группы разрядов выбираются следующим образом: первый контрольный разряд занимает крайнюю справа позицию и входит в группу разрядов, имеющих двоичные порядковые номера с «1» в младшем разряде, то есть нечетные номера 1, 3, 5, 7, …; второй контрольный разряд размещается во второй справа позиции сформированного слова и входит в группу разрядов, номера которых имеют «1» во втором справа разряде, то есть 2, 3, 6, 7, …; 173 третий контрольный разряд размещается в третьей справа позиции сформированного слова и входит в группу разрядов, номера которых имеют «1» в третьем справа разряде, то есть 4, 5, 6, 7, …; четвертый контрольный разряд входит в группу разрядов, номера которых имеют «1» в четвертом справа разряде, и т.д. Значение контрольного разряда устанавливается таким, чтобы общее количество единиц в контролируемой группе было четным. В рассматриваемом ниже примере для упрощения изложения ограничимся четырехразрядным исходным словом A a3 a2 a1a0 . После преобразования в код Хемминга путем добавления трех контрольных разрядов получится новое слово H h7 h6 h5 h4 h3 h2 h1 a3 a2 a1 3 a0 2 1 длиной в семь разрядов, в котором значения контрольных разрядов ρ1, ρ2, ρ3 устанавливаются следующим образом: 1 h1 h3 h5 h7 a0 a1 a3 , 2 h2 h3 h6 h7 a0 a2 a3 , 3 h4 h5 h6 h7 a1 a2 a3 . В табл.2.4 перечислены все возможные комбинации символов слова A a3 a2 a1a0 и соответствующие этим комбинациям значения контрольных разрядов ρ1, ρ2, ρ3. Необходимо отметить, что избыточность кода Хемминга быстро уменьшается с ростом разрядности слов. Пусть для примера имеется исходное слово A a3 a2 a1a0 1001 , которое после кодирования по Хеммингу в передатчике преобразуется в 7-разрядное слово H h7 h6 h5 h4 h3 h2 h1 1001100 . Далее сформированное слово Н через канал связи или после хранения в запоминающем устройстве передается в приемник. Пусть в процессе передачи в одном из разрядов – третьем справа произошла ошибка, и в приемник поступило искаженное слово 1011100. В приемнике выполняется проверка тех же групп разрядов, что и при кодировании. Проверка по первой группе разрядов 1, 3, 5, 7 путем сложения их содержимого по модулю 2 дает результат «1». Аналогичная проверка по 174 второй группе разрядов 2, 3, 6, Таблица 2.4 7 дает результат «0». Наконец, h7 h6 h5 h4 h3 h2 h1 a3 a2 a1 ρ3 a0 ρ2 ρ1 жимого третьей группы разря- 0 0 0 0 0 0 0 дов 4, 5, 6, 7 также дает резуль- 0 0 0 0 1 1 1 тат «1». Полученное таким об- 0 0 1 1 0 0 1 0 0 1 1 1 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 0 1 1 0 0 1 1 0 1 1 0 1 0 0 разряда слова Н, в котором 1 0 0 1 0 1 1 произошла ошибка. Исправле- 1 0 0 1 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 метике сводится к простому 1 1 0 0 0 0 1 инвертированию разряда 5. 1 1 0 0 1 1 0 1 1 1 1 0 0 0 1 1 1 1 1 1 1 сложение по модулю 2 содер- разом трехразрядное слово s3 s2 s1 101 называется синдро- мом, который указывает номер ние ошибки в двоичной ариф- На рис.2.29 представлена схема кодирования в передат- чике и схема декодирования кода Хемминга в приемнике. В передатчике контрольные разряды ρ1, ρ2, ρ3 формируются путем свертки содержимого групп разрядов по модулю 2. Аналогичная операция уже с участием контрольных разрядов на приемной стороне дает синдром s3 s 2 s1 , который после дешифрации позволяет исправить произошедшую в процессе передачи одиночную ошибку. Для исправления используются вентили ИСКЛЮЧАЮЩЕЕ ИЛИ, выполняющие роль управляемых инверторов: Y 0 Z X 0 X , Z X Y Y 1 Z X 1 X . Минимальное кодовое расстояние кода Хемминга равно трем. Добавление еще одного контрольного разряда для проверки четности всей комбинации увеличивает dmin до четырех. Такой код, называемый модифицированным кодом Хемминга, способен обнаруживать двукратные ошибки. Существуют и 175 более сложные корректирующие коды, способные за счет высокой избыточности обнаруживать и исправлять ошибки большей кратности. М2 ρ1 М2 ρ2 М2 ρ3 1 2 a0 3 4 Канал передачи с помехами Передатчик h1 h2 М2 М2 5 6 5 a2 a3 6 h6 h7 s2 0 DC 0 1 3 4 5 6 7 s3 2 1 2 =1 a0 =1 a1 =1 a2 =1 a3 2 3 a1 Приемник s1 1 h3 h4 h5 7 М2 4 7 Рисунок 2.29 – Схема кодирования и декодирования для кода Хемминга 2.3 Последовательностные устройства 2.3.1 Триггеры Триггером называют элементарный автомат с двумя устойчивыми состояниями выхода, которым можно приписать значения 0 и 1, рассматривая триггер как элемент хранения бита информации. Триггер включает элемент памяти (ЭП) и комбинационную схему управления (КС), преобразующую множество входных переменных (X1 … Xn) и внутреннее состояние ЭП в функции возбуждение ЭП φ и ψ (рис.2.30). Работа триггера описывается таблицей состояний или характеристическим уравнением, отражающими связь состояний триггера в смежные моменты времени до и после изменения входных переменных. Для иллюстрации работы триггера удобно использовать временные диаграммы сигналов на входах и выходе. Как правило, ЭП в структуре триггера имеет два взаимно инверсных выхода (Q – Quit и Q ). φ X1 . Xn . . . КС ψ ЭП Q Рисунок 2.30 – Структура триггера 176 Классификация триггеров Триггеры классифицируются по способу записи информации и логике функционирования (рис.2.31). По способу записи информации различают асинхронные и синхронные триггеры. В асинхронных триггерах переход в новое состояние происходит в результате изменения входных информационных сигналов. В синхронных триггерах переход в новое состояние возможен только в момент поступления тактового импульса, в них предусмотрен специальный тактовый (синхронизирующий) вход C (Clock). ТРИГГЕРЫ По логике функционирования По способу записи информации RS Синхронные Асинхронные D T Управляемые уровнем Управляемые фронтом JK Комбинированные Двухступенчатые Одноступенчатые С внутренними задержками Динамические Рисунок 2.31 –. Классификация триггеров Синхронные триггеры могут управляться уровнем или фронтом синхросигнала (рис.2.32). Триггер, управляемый уровнем синхросигнала, воспринимает входные информационные сигналы при одном, например высоком, уровне синхросигнала. Такие триггеры могут быть одноступенчатыми и двухступенчатыми. Одноступенчатый триггер в течение действия синхросигнала остается «прозрачным» для информационных сигналов, то есть изменение информационных сигналов немедленно проявляется на состоянии триггера. Возможности одноступенчатого триггера ограничены режимами без обратных связей, поскольку обратные связи ввиду «прозрачности» триггера приводят к паразитной генерации. 177 Запись информации Хранение информации X С Y T а) Запись информации в 1 ступень Запись информации в 2 ступень X TT С Y б) Запись информации X С Y T в) Рисунок 2.32 –. Принцип записи информации в одноступенчатый (а), двухступенчатый (б) и динамический (в) синхронные триггеры В двухступенчатом триггере имеется две ступени памяти, по одному уровню синхросигнала происходит запись информации в первую (ведущую) ступень, по другому уровню синхросигнала осуществляется перепись информации из первой ступени во вторую (ведомую). Такие триггеры называются еще триггерами MS (Master - Slave), режим автогенерации в них исключен. В основном поле обозначения двухступенчатого триггера указываются две буквы ТТ. Управляемые фронтом триггеры (Edge Triggered), называемые также триггерами с динамическим управлением или просто динамическими триггерами, изменяют состояние в соответствии с логическими состояниями информационных входов в момент, когда происходит переход синхросигнала от одного уровня к другому – по его фронту. Все остальное время динамический триггер остается нечувствительным к информационным входам. Синхронизирующий вход динамического триггера отмечается косой чертой, указывающей рабочий переход синхросигнала – фронт или спад. В последнее время получили также распространение динамические триггеры с внутренними задержками, работа которых основана на определенном соотношении между задержками составляющих триггер вентилей. Важными динамическими параметрами синхронного триггера являются время предустановки tSU (Set-Up Time) и время выдержки tH (Hold Time). Время tSU – это интервал до поступления фронта синхросигнала, в течение 178 которого информационные сигналы должны оста- tSU tH ваться неизменными (рис.2.33). Время выдержки tH – интервал времени после поступления синхросиг- С нала, в течение которого информационные сигналы не должны изменяться для надежного переключения триггера. Логика функционирования триггера определя- Рисунок 2.33 – Время предустановки и выдержки синхронного триггера ется его назначением и может быть самой разнообразной. К стандартным триггерам, широко применяющимся в цифровой схемотехнике, относятся триггеры типов RS, D, T и JK. Асинхронный RS-триггер имеет два информационных входа: R (Reset) и S (Set). При поступлении сигнала S триггер устанавливается в состояние логической 1, а при поступлении сигнала R – сбрасывается в состояние логического 0. В отсутствие сигналов состояние триггера не изменяется - он хранит информацию. Одновременная подача обоих входных сигналов не допускается. Синхронный RS-триггер снабжен входом синхронизации, при той же логике функционирования он способен изменить состояние только в момент поступления синхросигнала. D-триггер имеет информационный вход D (Delay) и синхронизирующий вход С. Состояние информационного сигнала с D-входа передается на выход в момент поступления синхросигнала С, то есть с задержкой. Т-триггер (счетный триггер) имеет единственный вход T (Toggle) и изменяет свое состояние на противоположное по каждому входному сигналу. JK-триггер имеет два информационных входа J (Jump) и K (Keep) и синхронизирующий вход С. Работа JK-триггера подобна работе синхронного RS-триггера, однако, в отличие от последнего, допускается одновременная подача обоих информационных сигналов, когда в момент синхронизации триггер принимает противоположное состояние. 179 Иногда триггеры типов D и Т снабжаются дополнительным входом разрешения V (Valve), наличие логической 1 на котором обеспечивает их обычную работу, при V 0 они не реагируют на входные сигналы и сохраняют достигнутое ранее состояние. Для расширения функциональных возможностей синхронные триггеры могут также иметь входы асинхронного сброса и установки. Одноступенчатые триггеры Простейшим одноступенчатым триггером яв- Таблица 2.5 ляется асинхронный RS-триггер, который входят в S 0 0 0 0 1 1 1 1 состав триггеров всех других типов в качестве элемента памяти. Синтезируем структуру RS-триггера, составив таблицу его переходов, связывающих текущее до поступления входных информационных сигналов состояние Qn с новым состоянием Qn+1, в кото- R 0 0 1 1 0 0 1 1 Qn Qn+1 0 0 1 1 0 0 1 0 0 1 1 1 0 x 1 x ром он окажется после прихода входных сигналов (табл.2.5). Так как одновременная подача R и S не до- S RQn 00 01 11 10 0 0 1 0 0 1 1 1 x x пускается, то функция выхода на данных наборах не определена (обозначена символом «x»). Заполнив клетки карты Карно в соответствии с Qn+1 содержанием строк табл.2.5, составим далее объединения клеток, содержащих «1» и, если это выгодно, клетки с «х», получим характеристическое уравнение RS-триггера Qn1 S RQn . Для построения схемы на вентилях И-НЕ исключим из уравнения операцию ИЛИ, воспользовавшись правилом де Моргана: Qn1 S RQn S ( RQn ) . Этому уравнению соответствует функциональная схема, показанная на рис.2.34а. Если в этой схеме входы, как принято, расположить слева, а выходы справа, то схема приобретет общепринятую конфигурацию (рис.2.34б). 180 На рис.2.34в показано условное графическое обозначение RS-триггера, на котором инвертирующие входы S и R обозначены кружочками. Преобразовав уравнение к базису ИЛИ-НЕ, получим уравнение Qn1 S R Q , приводящее к схеме RS-триггера с неинвертирующими входами (рис.2.34г). S & Q S & S Q S RQ & а) S T R 1 Q R Q T R & R 1 Q R в) д) б) г) Рисунок 2.34 – RS-триггер: логическая структура (а, б) и условное обозначение (в) триггера с инвертирующими входами, логическая структура (г) и условное обозначение (д) триггера с неинвертирующими входами Какова должна быть длительность сигнала установки триггера? Она должна быть достаточной для завершения полного переключения триггера. Процесс переключения триггера заканчивается, когда по цепи обратной связи на вход триггера приходит сигнал, дублирующий воздействие входного сигнала. Так в рассмотренных RS-триггерах минимальная длительность входных сигналов составляет t S . min t R. min 2t P.av . Синхронный RS-триггер получа- S & ется из асинхронного добавлением тактового входа C. В таком триггере хросигнала ( C 1). Все остальное время ( C 0 ), триггер сохраняет достигнутое Q S C R C (рис.2.35) изменение состояния триггера возможно лишь при поступлении син- & & & T Q R Рисунок 2.35 – Логическая структура и условное обозначение синхронного RS-триггера ранее состояние. 181 Рис.2.36 иллюстрирует процедуру синтеза одноступенчатого Dтриггера на основе простейшего триггера RS-типа с инверсными входами. Синтезируется, по существу, логическая структура управляющей комбинационной схемы (КС) (рис.2.36а), которая должна формировать функции возбуждения RS-триггера S* и R*. В таблице истинности D-триггера учтено (рис.2.36б), что в отсутствие синхросигнала (С = 0) триггер остается в режиме хранения. При поступлении синхросигнала (С = 1) выходное состояние триггера устанавливается в соответствии с логическим уровнем на информационном входе D. В дополнительные столбцы таблицы истинности внесены S* D КС C R* S T Q R Q C 0 0 0 0 1 1 1 1 а) D Qn Qn+1 0 0 0 0 1 1 1 0 0 1 1 1 0 0 0 0 1 0 1 0 1 1 1 1 S* R* 1 x x 1 1 x 1 0 1 x x 1 0 1 x 1 Qn→Qn+1 0→0 0→1 1→0 1→1 S* 1 0 1 x R* x 1 0 1 в) б) C DQn Qn+1 C 00 01 11 10 0 0 1 1 0 1 0 0 1 1 DQn S* 00 01 11 10 0 1 x 1 1 1 1 x x 0 г) D C DQn 00 01 11 10 0 x 1 0 x 1 x 1 1 1 д) & S * DC S R T е) Q Q D T C R* S * C ж) Q Q & C R* и) Рисунок 2.36 – Синтез D-триггера: а – структура, б – таблица истинности, в – таблица переходов RS-триггера, г, д, е – карты Карно для выхода и функций возбуждения, ж, и – функциональная схема и УГО синтезированного триггера значения логических уровней S* и R*, которые должны присутствовать на входах RS-триггера к моменту синхронизации для осуществления предпи182 санного в данной строке перехода Qn Qn1 . Заполнение этих столбцов выполнено с использованием промежуточной таблицы переходов RS-триггера с инверсными входами (рис.2.36г). Объединение клеток в картах Карно для выхода Q и функций возбуждения S* и R* (рис.2.36г, д, е) дает следующие уравнения Qn1 DC CQn , S * D C DC , R* D C DC DC C S * C . Первое из этих уравнений является характеристическим уравнением Dтриггера, два других дают основания для построения схемы (рис.2.36ж). Т-триггер также построим на базе RS-триггера, для чего составим таблицу истинности (табл.2.6), непосредственно из которой можно записать характеристическое уравнение и функции возбуждения внутреннего RS-триггера: Таблица 2.6 T Qn Qn+1 0 0 0 0 1 1 1 0 1 1 1 0 S* R* 1 x x 1 0 1 1 0 Qn 1 T Qn T Q n , S * T Q, & S* R* TQ. S T Q R Q T Построенная по этим формулам логическая структура и условное графическое обозначение Т-триггера представлены на T Q T & Q R* Рисунок 2.37 – Логическая структура и изображение Т-триггера рис.2.37. На примере Т-триггера видно, что одноступенчатые структуры недостаточно надежны, так как триггер здесь выступает и источником и приемником информации. Но прием новой информации означает ликвидацию старой. На графе переходов видно, что переход из одного состояния в другое происходит под воздействием одного и того же сигнала Т. Поскольку схема имеет задержку по цепи распространения сигнала обратной связи, то в схеме 183 при продолжительном входном сигнале T 1 возникает периодическое изменение состояния, то есть паразитная генерация. Не останавливаясь подробно на синтезе JK-триггера, который выполняется совершенно так же, как и синтез рассмотренных выше триггеров, приведем получающиеся при этом характеристическое уравнение и выражения функций возбуждения: Qn1 CQn C KQn CJ Q n CQn C( KQn J Q n ),S* CJ Q n , R* CKQn . Выражения для S* и R* сходны с теми же выражениями, полученными при синтезе & J Т-триггера, поэтому логиче- C скую структуру JK-триггера K S* & S T Q R Q J C K T Q Q R* можно получить из структуры Т-триггера, снабдив входные конъюнкторы дополнительны- Рисунок 2.38 – Логическая структура и УГО одноступенчатого JK-триггера ми входами J и K (рис.2.38). Одни триггеры могут играть роль других при определенных подключениях входов (рис.2.39). Об этих возможностях следует помнить, поскольку, например, Т-триггер как самостоятельное изделие не выпускается. D C J C K 1 а) T Q Q «1» С J C K б) T Q Q D T T C Q Q в) Рисунок 2.39 – Примеры применения JK-триггера в качестве D-триггера (а) и Т-триггера (б), D-триггера в качестве T-триггера Выше отмечалось, что одноступенчатые триггеры с обратными связями не обеспечивают устойчивой работы, если длительность синхросигнала на входе превышает время задержки переключения триггера. По этой причине практическое применение в схемотехнике последовательностных узлов находят более сложные двухступенчатые и динамические триггеры. 184 Существуют, однако, несколько способов решения проблемы устойчивости таких триггеров. Один из них состоит & S T Q R Q T & в установке элементов задержки в цепях обратной связи (рис.2.40). Длительность задержки должна превышать длитель- Рисунок 2.40 – Т-триггер с входными элементами задержки ность входного сигнала Т. Очевидно, что включение элементов задержки, обеспечивая надежность переключения триггера, ограничивает его быстродействие. Другой способ, заключающийся в организации внутренних цепей задержки сигналов в триггере, будет рассмотрен при описании динамических триггеров. Двухступенчатые триггеры В двухступенчатых триггерах противоречие, заключающееся в «прозрачности» синхронного триггера в течение действия синхросигнала, что приводит к его неустойчивой работе, решается введением второго элемента памяти. По существу, двухступенчатый триггер представляет собой два триггера, запись информации в которые производится по очереди за два полутакта. Первый триггер является по существу ведущим, а второй - ведомым, поэтому такие триггеры еще называют триггерами типа MS (Master-Slave). Идея двухступенчатой записи информации иллюстрируется схемой Dтриггера (рис.2.41). Запись информации в ведущий триггер Т1 осуществляется в течение первого полутакта, когда синхросигнал С принимает единичный логический уровень, в это время ведомый триггер Т2 оказывается в режиме хранения, так как через инвертор на его тактовый вход поступает уровень логиче- D D T1 D T2 Q ского нуля. В течение второго полутакта, С C C Q когда C 0 , бит из триггера Т1 переписывается в триггер Т2, поскольку на тактовый вход последнего через инвертор при- 1 Рисунок 2.41 – Двухступенчатый D-триггер 185 ходит тактовый сигнал. Очевидно, что для надежной работы время задержки инвертора должно быть меньше времени переключения триггера первой ступени. В схеме двухступенчатого RS-триггера с запрещающими связями (рис.2.42а) необходимости в инверторе нет и, следовательно, принципиально гарантируется устойчивая работа. Ведущий триггер Т1 воспринимает информацию со входов S или R в течение действия синхросигнала С. При этом на выходе одного из вентилей И-НЕ первой ступени обязательно возникает логический 0, который, поступая на объединенные входы вентилей И-НЕ второй ступени, запрещает перепись информации из Т1 в Т2. В том случае, если на обоих информационных входах сигналы отсутствуют ( S R 0 ), перепись информации разрешена, однако в этом случае не изменяется состояние ведущего триггера и, следовательно, схемы в целом. Различные варианты соединения входов RS-триггера (рис.2.42б, в, г) дают схемы триггеров других типов. S & & S T1 S T2 Q R Q C & R & R а) & J T S TT C R D T 1 S TT C R C K & S TT C R в) г) б) Рисунок 2.42 – Двухступенчатый RS-триггер с запрещающими связями (а) и схемы Т- (б), D- (в) и JK-триггеров (г) на его основе Время переключения ведущей ступени занимает 3t P .av , из которых 1t P .av приходится на входной вентиль И-НЕ, а 2t P .av занимает переключе- ние триггера Т1. Столько же времени требует перепись состояния тригге- 186 ра Т1 в триггер Т2, поэтому максимальную тактовую частоту двухступенчатого триггера можно оценить как f max 1 6t P .av . Двухступенчатая структура допускает введение обратных связей, так как в ней не возникает постоянно «прозрачного» замкнутого контура передачи информации. Недостатком же триггера, управляемого уровнем синхросигнала (это относится и к одноступенчатым триггерам), следует считать запрет на изменение входных информационных сигналов в течение действия синхросигнала. Условное графическое обозначение двухступенчатого триггера содержит в основном поле либо буквы ТТ, либо буквы MS. Динамические триггеры Указанное ограничение снимается в динамических триггерах, которые воспринимают информационные сигналы только в момент перехода синхросигнала от одного уровня к другому – по его фронту или спаду. Основная идея динамического управления триггером заключается в запоминании логических уровней информационных сигналов в указанный момент, для чего в схему введены дополнительные входные триггеры. Применение динамических триггеров существенно облегчает проектирование последовательностных схем. Динамический триггер обычно строится по схеме трех триггеров, его основу составляет рассмотренная выше схема одноступенчатого синхронного RS-триггера (основной триггер Т1 и вентили И-НЕ 1 и 2 - рис.2.43). Чтобы зафиксировать значения информационных сигналов в момент поступления тактового импульса С, схема дополнена парой вентилей И-НЕ 3 и 4, которые, благодаря перекрестным связям с вентилями соответственно 1 и 2, образуют триггерные конфигурации Т2 и Т3. Ввиду дополнительного инвертирования входных сигналов, входы динамического триггера становятся инвертирующими ( S и R ). 187 При С = 0 основной триггер Т1 сохраняет свое состояние, так как на его входах – выходах вентилей 1 и 2 удерживаются логические 1 независимо от входных сигналов S и R . В момент перехода логического уровня синхросигнала С от низкого уровня к высокому (по его фронту), тот из входных триггеров, на входе которого обнаружится сигнал, сработает и, следова- S & T2 3 тельно, наличие данного информаци& онного сигнала зафиксируется на все 1 время, пока С = 1. Например, если к моменту синхронизации имеется сиг- S C R никнет переход от 1 к 0, в результате Q 2 удерживается уровень 1, то произойтиля 1. Поэтому на его выходе воз- Q & нал S = 0 и на выходе вентиля 3 дет совпадение единиц на входах вен- T1 & R 4 T3 S T С R Рисунок 2.43 – Схема RS-триггера с динамическим управлением чего взведется основной триггер Т1 и, кроме того, зафиксируется состояние триггера Т2. После этого схема становится нечувствительной к изменению входного сигнала S . Чтобы блокировать влияние входа R , сигнал на котором может появиться в течение действия синхросигнала С = 1, в схеме предусмотрены перекрестные связи между вентилями 1 и 2. Действительно, если бы таких связей не было, то появление сигнала R вызвало бы совпадение единиц и на входах вентиля 2, что привело бы к возникновению сигналов установки на обоих входах основного триггера Т1, что недопустимо. Среди динамических триггеров наиболее широкое применение получил D-триггер, который получается добавлением инвертора к схеме RS-триггера (рис.2.44а). Вместо внешнего инвертора можно использовать внутренний вентиль И-НЕ 4 (рис.2.44б), который при С = 0 работает как инвертор. Цепь связи от выхода вентиля 2 к входу вентиля 1 является избыточной и может быть исключена. 188 Т-триггер получают соединением инверсного выхода Q с входом D в схеме D-триггера. Полученную таким образом схему несложно преобразовать в схему JK-триггера, добавив вентилям 1 и 2 еще по одному входу соотвественно J и K. Время переключения триг- & гера от момента поступления син- 3 хросигнала С до фиксации нового & выходного 1 состояния триггера & C R 2 вентиля 1 или 2 и времени пере- T а) S ки распространения 1t PHL входного основного S С R C складывается из времени задерж- ключения 1 D T Q Q & триггера D 4 б) 2t P .av . Столько же времени зани- Рисунок 2.44 – Динамический D-триггер мает обратное переключение. Таким образом, максимальная тактовая частота динамического триггера составляет f max 1 6t P .av . Для удобства использования триггеры типов D и JK средней интеграции снабжаются входами асинхронного сброса и установки, которые являются дополнительными входами основного триггера и по этой причине обладают приоритетом перед всеми остальными входами триггера. Особенностью условного графического обозхначения динамического триггера является обозначение его синхровхода, который помечается косой чертой снизу вверх либо стрелкой у триггеров, срабатывающих по фронту синхросигнала, и косой J С K T а) J С K T б) S С R T D T C в) г) S T D C R д) Рисунок .2.45 – Примеры обозначений динамических триггеров: а – JK-триггер с инверсным динамическим управлением (спадом), б – JK-триггер с прямым динамическим управлением (фронтом), в – RS-триггер с прямым динамическим управлением, г – Dтриггер, д – D-триггер с дополнительными входами асинхронной установки и сброса 189 чертой сверху вниз или стрелкой обратного направления – у триггеров, срабатывающих по спаду синхросигнала (рис.2.45). По своим свойствам к динамическим триггерам близки синхронные триггеры с внутренней задержкой, которые переключаются по спаду синхросигнала и нечувствительности к изменению S информационных сигналов во время действия 1 & синхросигнала. Основу схемы такого триггера составляет синхронный RS-триггер на венти- 1 5 2 Q C & лях И и ИЛИ-НЕ (рис.2.46). Особенность схемы состоит в том, что в течение действия син- & 1 3 & R Q 6 4 хросигнала, она блокирована от входов S и R . Рисунок 2.46 – Вариант схемы Действительно, когда C 1 , состояние триггера RS-триггера с блокировкой полностью определяется перекрестными обратными связями через вентили И 2 и 3, поскольку на оставшихся входах этих вентилей имеется разрешающий уровень «1». Пусть, например, триггер находится в состоянии Q 0,Q 1 . Уровень «0» на входах вентилей 3 и 4 обеспечивает уровни «0» на обоих входах вентиля ИЛИ 6, что подтверждает «1» на его выходе. Совпадение единиц на входах вентиля И 2 обеспечивает уровень «1» хотя бы на одном из входов вентиля ИЛИ-НЕ 5, что достаточно для поддержания «0» на выходе Q. Таким образом, в данном режиме схема нечувствительна к своим информационным входам. Управление триггером со стороны информационных входов восстанавливается в момент перехода синхросигнала к нулевому уровню – по его спаду. На рис.2.47 приведена полная схема Т-триггера с внутренней задержкой, получающаяся из рассмотренной схемы RS-триггера путем добавления пары вентилей И-НЕ 5 и 6 по входам S и R . Пунктиром показаны возможные дополнительные входы, превращающие Т-триггер в триггер типа JK. Для надежного переключения триггера необходимо выполнение условия t Р.И -НЕ 2t Р.И t Р.ИЛИ -НЕ , 190 то есть задержка входного вентиля И должна быть больше суммарной задержки составляяющих основной RS-триггер вентилей И и ИЛИ-НЕ, что достигается за счет выдерживания размерных ограничений при проектировании топологии этих вентилей в интегральной схеме. T &5 J & & 5 1 & &6 1 Q &1 2 &2 Т & & K 6 1 Q 3 & &3 &4 4 Q Q Рисунок 2.47 – Схема Т-триггера с внутренней задержкой и временные диаграммы сигналов в ней В отсутствии входного сигнала ( T 0 ) на выходах обоих вентилей ИНЕ 5 и 6 удерживаются уровни логической «1», что обеспечивает замыкание перекрестных обратных связей в триггере с выходов Q и Q через вентили И 1 и 4. Тот же нулевой уровень входного сигнала удерживает логический «0» на выходах вентилей И 2 и 3, блокируя их работу. Как и в ранее описанной схеме RS-триггера, основная идея, заложенная в сруктуру Т-триггера, состоит в переключении цепей, замыкающих перекрестные обратные связи вентилей ИЛИ-НЕ базового триггера. Принцип действия схемы иллюстрируется временными диаграммами сигналов с обозначенными стрелками причинно-следственными связями (рис.2.47) в предположении об исходном сброшенном состоянии триггера ( Q 0 ), работающего в счетном режиме ( J K 1). 191 При поступлении входного сигнала T 1 переключение триггера происходит в два этапа. На первом этапе цепи перекрестных обратных связей базового триггера замыкаются через вентили 2 и 3, что лишь подтверждает его прежнее состояние, а вентили 5 и 6 с достаточно большой задержкой приводятся в состояние, необходимое для последующего переключения триггера. Основные события разворачиваются на втором этапе после завершения входного сигнала – по его спаду, когда входной сигнал Т переходит к низкому уровню «0», что вновь блокирует связи базового триггера через вентили 2, 3 - на выходах этих вентилей устанавливаются уровни «0». В течение времени задержки t Р.И -НЕ вентиля И 5 на его выходе также остается уровень «0», что приводит к установлению уровня «1» на выходе Q . Еще через время задержки вентиля 4 и соответствующего вентиля ИЛИ-НЕ на выходе Q устанавливается уровень логического «0», завершающий пререключение триггера. При поступлении следующего входного сигнала в аналогичном порядке происходит обратное переключение триггера. 2.3.2 Регистры Регистр - последовательностный функциональный узел, представляющий собой упорядоченную совокупность элементов памяти и служащий для приема, хранения и выдачи двоичной информации. Элементом памяти регистра служит триггер, преимущественно D-типа. Кроме триггера, в разрядную схему регистра обычно включаются логические элементы для управления им. Основным классификационным признаком регистра является способ приема и выдачи информации. По этому признаку различают: параллельные (статические) регистры; последовательные (сдвигающие) регистры; последовательно-параллельные регистры. В параллельных регистрах прием и выдача слов производится по всем разрядам одновременно. Основное назначение - хранение слов и поразрядные логические операции. 192 В последовательных регистрах слова принимаются и выдаются разряд за разрядом. Такие регистры называют сдвигающими, так как с каждым тактом слово перемещается в разрядной сетке. Различают нереверсивные и реверсивные сдвигающие регистры. Последовательно-параллельные регистры имеют входы для параллельной и последовательной записи слов и могут выдавать информацию как со всех разрядов одновременно, так и поразрядно. Параллельные регистры и регистровые файлы Параллельные регистры состоят из разрядных схем, не связанных между собой. Пример схемы однофазного параллельного регистра на триггерах типа RS представлен на рис.2.48а. Каждый разряд регистра кроме триггера D1 & S Т Q1 D1 D Т C R & Q1 D2 D Т C R & Q2 D3 D Т C R & Q3 D4 C R E D Т C R & Q4 R D2 & S Т Q2 R D3 & S Т Q3 R D4 W R & S Т R Q4 D RG Q 1 1 2 2 3 3 4 4 W R D RG Q 1 1 2 2 3 3 4 4 C R E а) б) Рисунок 2.48 – Параллельные регистры и их обозначения: а – на RS-триггерах, б – на D-триггерах включает вентиль И-НЕ, один вход которого служит информационным входом Di данного разряда регистра, объединенные вторые входы всех вентилей являются входом разрешения записи W (Write). Запись слова в регистр выполняется за два такта: в первом такте все триггеры обнуляются общим сигналом сброса R; во втором такте подается сигнал W, разрешающий установку триггеров в тех разрядах, на входы которых поступил уровень логической единицы. 193 Параллельный регистр, построенный на D-триггерах (рис.2.48б), удобнее в управлении, так как запись информации в него осуществляется тактовым сигналом без предварительного обнуления. Регистры являются одним из массовых узлов вычислительного устройства, участвующих в хранении промежуточных результатов обработки информации и передачи ее из одного блока в другой по общей шине данных. Выходы многих вентилей из регистров оказываются при этом подключенными к шине параллельно, Передача & Вход/выход регистра Линия шины & Прием что недопустимо. По этой причине регистры часто снабжаются выходными буферами с тремя состояниями выхода – шинными прие- Рисунок 2.49 – Буферный элемент регистра мопередатчиками (рис.2.49). В них в зависимости от сигнала управления меняется направление передачи информации. Для примера регистр на Dтриггерах (рис.2.48б) показан с буферными элементами на выходах. Из параллельных регистров собираются запоминающие устройства (ЗУ) небольшой емкости, но повышенного быстродействия – регистровые файлы с произвольной выборкой информации (рис.2.50). Такое ЗУ имеет емкость C 2 n m бит, где 2n – число регистров в устройстве, а m – разрядность регистра. Информационные входы DI регистров соединены параллельно, запись m-разрядного слова осуществляется в тот регистр, который выбран дешифратором адреса записи WA при поступлении тактового сигнала WR, играющего роль сигнала разрешения записи. Чтение информации выполняется посредством m мультиплексоров, каждый из которых имеет 2n информационных входов. Мультиплексоры, управляемые адресом чтения RA, передают двоичное слово с выходов выбранного регистра на свои выходы. Это слово по сигналу разрешения чтения RD передается далее на выходы ЗУ через буферные элементы с тремя состояниями выхода. В отсутствие сигнала RD ЗУ отключены от выходов, поскольку буферные элементы удерживаются в состоянии высокого импеданса. 194 D RG Q 1 1 2 2 3 3 4 4 DI WR WA 0 MX 1 2 3 C E DC 0 0 1 1 2 3 & A 0 1 D RG Q 1 1 2 2 3 3 4 4 0 MX 1 2 3 C E A 0 1 D RG Q 1 1 2 2 3 3 4 4 0 MX 1 2 3 C E A 0 1 D RG Q 1 1 2 2 3 3 4 4 0 MX 1 2 3 C E A 0 1 RA & DO & & RD Рисунок 2.50 – Схема регистрового файла с произвольной выборкой Регистровые файлы используются для промежуточного хранения данных и еще называются «блокнотными» ЗУ. Сдвигающие регистры В отличие от параллельных регистров в сдвигающих (последовательных) регистрах разрядные схемы связаны друг с другом и образуют как бы последовательную цепочку потактного перемещения информации вдоль этой цепочки. Для построения однофазного сдвигающего регистра используются, как правило, синхронные D-триггеры. В сдвигающих регистрах с двухфазным представлением бита применяются синхронные триггеры с двумя информационными входами JK и RS типов. Различают регистры сдвига вправо, 195 регистры сдвига влево и реверсивные сдвигающие регистры, направление сдвига информации в которых можно изменять. Регистр сдвига вправо состоит из последовательной цепи динамических D-триггеров, в которой выход триггера данного разряда соединен с входом триггера в следующем разряде (рис.2.51). Для уяснения принципа его действия следует учитывать задержки переключения триггеров, которые на временных диаграммах отмечены символом tD. Все триггеры синхронизируQ1 DR D C T Q2 T D Q3 D C T Q4 D C RG→ Q T DR C 1 2 3 4 C С б) а) C D→ Q1 tD Q2 tD Q3 tD Q4 tD в) Рисунок 2.51 –. Регистр сдвига вправо: а - структура, б - условное обозначение, в - диаграммы сигналов ются общим тактовым сигналом С и по фронту этого сигнала принимают состояния, диктуемые им по входу D, то есть состояния, в которых были триггеры в смежных слева разрядах до поступления тактового сигнала. С каждым тактом содержимое регистра смещается на один разряд вправо, а в освободившийся младший разряд записывается очередной символ с входа последовательной записи информации DR. 196 Прием и выдача информации производится регистром в последовательной форме разряд за разрядом, однако схему можно снабдить дополнительными входами для параллельной записи информации, как это делается в параллельных регистрах. Быстродействие регистра оценивается временем его перехода в новое состояние и определяется временем переключения применяемых триггеров. На рис.2.52 представлены распространенные модификации сдвигающих регистров. В двухфазном регистре сдвига на JK-триггерах (а) для передачи информации от разряда к разряду используется пара проводов, по которым передаются бит и его инверсия с обоих выходов триггеров. Для одноQ1 DR T J C K 1 Q2 Q3 T J C K Q4 T J C K T J C K С а) Q1 Q2 Q3 Q4 DL D T D C T D C T D C T C С б) Q1 Q2 Q3 DL DR & & 1 & 1 & 1 D T D & C C T & D T C R/L 1 С в) Рисунок 2.52 – Разновидности сдвигающих регистров: а - двухфазный, б – со сдвигом влево, в – с реверсивным сдвигом 197 фазного приема информации триггер первого разряда регистра снабжен инвертором, с помощью которого JK-триггер преобразован в D-триггер. Сдвиг влево (б) осуществляется в регистре, если вход данного разряда связать с выходом смежного разряда справа. Работает схема регистра совершенно аналогично схеме рис.2.51 с тем отличием, что информация вводится в крайний правый разряд и продвигается с каждым тактом на один разряд влево, достигая крайнего слева разряда, служащего последовательным выходом схемы через m тактов, где m – разрядность регистра. На рис.2.52в показана схема реверсивного регистра сдвига, в котором направление сдвига информации задается логическим уровнем управляющего сигнала R/L. Этот сигнал ориентирует вход триггера данного разряда на выход триггера либо из смежного слева разряда ( R / L 0 , сдвиг вправо), либо на выход триггера из смежного справа разряда ( R / L 1 , сдвиг вправо). Переключение входа триггера осуществляется с помощью коммутатора, роль которого исполняет элемент И-ИЛИ. Очевидно, что в сдвигающих регистрах нельзя применять одноступенчатые триггеры, управляемые уровнями, так как в течение действия тактового сигнала схема окажется «прозрачной» и будет происходить безостановочное продвижение информации со скоростью, определяемой только быстродействием триггеров. По этой причине в сдвигающих регистрах используются двухступенчатые и динамические триггеры. При использовании быстродействующих триггеров с динамическим управлением возникает опасность сбоев из-за соизмеримости времени переключения триггера с временем задержки сигнала в линии связи. Для решения проблемы цепь обхода тактовым сигналом разрядов регистра сдвига выполняется в направлении, обратном продвижению информации. При этом данный разряд регистра успевает воспринять прежнюю информацию из смежного триггера до его переключения. 198 Применение сдвигающих регистров Кроме основного назначения – хранения информации и смещения информации в разрядной сетке сдвигающие регистры используются для преобразования формы представления информации и генерирования специальных последовательностей импульсов. Преобразование параллельного кода в последовательный и обратное преобразование выполняется с помощью регистров сдвига, снабженных входами параллельной записи информации. В первом случае в регистр сначала загружают информацию в режиме параллельной записи, а затем осуществляют потактный ее вывод в режиме сдвига. Во втором случае информацию вводят в регистр разряд за разрядом по входу последовательной записи в режиме сдвига, а выдают информацию одновременно со всех разрядов. В обоих случаях преобразователь обязан вырабатывать сигнал завершения цикла преобразования, разрешающий прием и выдачу информации. Варианты схем преобразователей представлены на рис.2.53. C S 1 С RG→ C WR «1» «0» DI DR D0 D1 D2 D3 D4 D5 D6 D7 а) S Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 1 WR DI «1» & «0» DO С RG→ DR D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 DO б) Рисунок 2.53 –. Схемы преобразователей кода на регистрах сдвига: а - преобразователь параллельного кода в последовательный; б - преобразователь последовательного кода в параллельный В схеме рис.2.53а подлежащая преобразованию информация в параллельном коде поступает одновременно на семь входов параллельной загрузки регистра D1...D7, на вход D0 подается уровень логического 0, а на вход последовательного ввода информации - уровень 1. Работа преобразователя инициируется сигналом старта S, который, пройдя через вентиль ИЛИ, поступает на вход управления параллельной записью WR. Поэтому в момент 199 тактирования в регистр загружается входной код DI. После снятия сигнала S происходит потактный сдвиг информации с ее выводом со старшего разряда регистра до тех пор, пока записываемыми по входу DR логическими единицами не заполнятся в процессе сдвига все разряды регистра, соединенные с входами вентиля И, а 0 не переместится в предпоследний разряд регистра. К этому моменту преобразование завершается, так как на старшем выходе регистра окажется последний разряд преобразуемого входного кода. На выходе вентиля И возникает уровень логической 1, который выполняет роль нового стартового сигнала S, дающего начало новому циклу преобразования. Работа преобразователя последовательного кода в параллельный (рис.2.53б) также инициируется стартовым сигналом S, который, пройдя через вентиль ИЛИ, производит по входу WR параллельную загрузку служебной информации вида 00...01. После окончания сигнала входная информация по тактам начинает разряд за разрядом вводиться в регистр по его входу DR. Этот процесс продолжается до тех пор, пока в процессе сдвига служебная единица не достигнет старшего разряда регистра и не осуществит по очередному тактовому импульсу повторную загрузку служебной информации. К этому времени преобразование завершается, так как введенная информация окажется в параллельном виде на выходах Q0...Q6 регистра. Отдельный класс устройств образуют кольцевые регистры сдвига, новое состояние которых образуется путем сдвига предшествующей комбинации и записи в освобождающийся разряд некоторой функции предшествующей комбинации. Эта функция формируется комбинационной схемой (КС) в цепи обратной связи регистра по входу последовательной записи информации (рис.2.54). В некоторых случаях для приведения схемы в исходное состояние может использоваться предварительная параллельная загрузка слова по C «0» С RG→ WR DR D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 КС F сигналу WR, однако чаще применяются средства автоматического приведения устройства в Рисунок 2.54. Общая структура кольцевого регистра сдвига 200 рабочий режим без начальной загрузки ( WR 0 ). Одно из распространенных применений кольцевого регистра - генерирование последовательности двоичных слов. Каждое новое слово образуется путем сдвига прежнего слова на один разряд и записи в освободившийся младший разряд бита F, который подготовлен КС к моменту тактирования. Поскольку новое слово генерируется с использованием слова предшествующего такта, то порядок следования слов не может быть назначен произвольным. Если КС выполнить в виде N-входового вентиля ИЛИ-НЕ, то схема выполняет функции распределителя тактов с N 1 выходами (N выходов регистра и выход вентиля ИЛИ-НЕ). Схема, показанная на рис.2.55, автоматически приходит в рабочий режим, а также восстанавливает рабочее состояние в случае сбоя. Вентиль ИЛИ-НЕ вырабатывает логическую 1 только в случае, когда на всех его входах будут уровни логического 0, поэтому, в каком бы начальном состоянии не оказался регистр, с каждым тактом в него по входу DR будет вводиться 0 до тех пор, пока он полностью не обнулится. Тогда на выходе вентиля ИЛИ-НЕ (F на диаграммах рис.2.55) появится 1 и схема окажется в рабочем режиме с логической 1 на единственном выходе. Далее схема работает циклически с периодом N 1 тактов, поочередно выдавая уровень логической 1 на разных выходах. C C «0» С RG→ A WR DR D0 D1 D2 D3 A B D E Q0 Q1 Q2 Q3 B D 1 F E F Рисунок 2.55 – Распределитель тактов с автоматическим установлением рабочего режима 201 Распределитель тактов находит применение в системах синхронизации и управления. Его можно рассматривать как счетчик импульсов с дешифратором в едином блоке. Будучи дополненным множеством вентилей ИЛИ, подобно тому, как это было выполнено при описании применения дешифратора (см. пункт 2.2.1), распределитель тактов может использоваться также как генератор последовательности двоичных слов. Если КС выполнить в виде инвертора, подключенного к выходу старшего разряда регистра, то образуется так называемый счетчик Джонсона, еще называемый счетчиком Мебиуса (рис.2.56а). Данное устройство способно принимать 2N состояний (N – число разрядов регистра). Будучи предварительно обнуленным, регистр в процессе сдвига информации записывает единицы в свой младший разряд до тех пор, пока «волна единиц» не достигнет старшего разряда (рис.2.56в). Тогда инвертор установит на входе послеC «0» C «0» С RG→ WR DR D0 D1 D2 D3 DR D0 D1 D2 D3 A B D E Q0 Q1 Q2 Q3 С RG→ WR A B D E Q0 Q1 Q2 Q3 1 & 1 F F а) 1 б) C A B D E в) Рисунок 2.56 – Счетчик Джонсона: а - основная схема, б – схема с автоматическим вхождением в рабочий режим, в – временные диаграммы сигналов 202 довательного ввода DR регистра уровень 0, после чего по регистру начинает распространяться «волна нулей». Для того, чтобы придать схеме свойство самозапуска, можно модифицировать цепь обратной связи таким образом, чтобы привести устройство в начальное состояние всех «единиц», например, вырабатывая сигнал обратной связи F DR Qn Qn 1Qn2 ...Q1Q0 (рис.2.56б). Интересным приложением идеи обратной связи в регистре сдвига является генератор псевдослучайных чисел (ГПСЧ), который чрезвычайно распространен в технике связи и измерительной технике, где применяется для имитации сигналов с шумовыми свойствами. Для построения генераторов псевдослучайных чисел (ГПСЧ) используются кольцевые сдвигающие регистры с обратной связью через элементы арифметического сложения по модулю 2, которыми служат элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. Два возможных варианта схемного осуществления ГПСЧ представлены в общем виде на рис.2.57. + gm=1 + gm-1 + gm-2 + gm-3 + g2 g1 D T D T D T D T D T C C C C C gm-2 gm-1 g0=1 X0 C а) g0=1 D T C g1 + D T C g2 + D T g3 + C + D T C + D T gm=1 Xm C C б) Рисунок 2.57 – Структура ГПСЧ: а – реализация Фибоначчи, б – реализация Галуа 203 По способу Фибоначчи (рис.2.57а) общий для всего сдвигающего регистра сигнал обратной связи образуется с помощью узлов сложения выходных переменных составляющих регистр триггеров. Переменные берутся с весами g i ( g i 0 в случае отсутствия связи, g i 1 в случае наличия связи), g 0 и g m всегда принимаются равными 1, то есть общие выход и вход регистра всегда участвуют в образовании обратной связи. По способу Галуа (рис.2.57б) организуются множественные обратные связи с основного выхода регистра на входы триггеров каждого его разряда. Сравнение двух способов обнаруживает, что порядок следования весов g i цепей разрядных обратных связей в них противоположен. При идентичных значениях весов обратных связей эти две реализации будут давать одинаковые последовательности двоичных символов при различающихся исходных состояниях (начальных векторах) схем. ГПСЧ вырабатывают так называемые линейные рекурсивные последовательности, поскольку все операции в схеме являются линейными. Длина последовательности двоичных символов на выходе зависит от порядка подключения обратных связей и начального состояния схемы. Если выбраны «правильные» точки подключения обратных связей, то схема будет принимать максимум 2m 1 состояний. Вырабатываемая при этом последовательность называется последовательностью максимальной длины. Строго говоря, всего ГПСЧ может принимать 2 m состояний, одно из которых с нулями во всех разрядах является тривиальным и нерабочим. В практических схемах принимаются меры по исключению тривиального состояния. Для определения точек подключения обратных связей используется теория конечного поля Галуа, в соответствии с которой конечную линейную рекурсивную последовательность можно представить полиномом переменной Х, называемым полиномом генератора G X g m X m g m 1 X m 1 g m 2 X m 2 ... g 2 X 2 g1 X 1 g 0 . (2.6) Коэффициенты g i представляют собой веса отводов регистров, с которыми они участвуют в обратной связи. Эти коэффициенты равны 1 для подклю204 ченных отводов и 0 - для неподключенных. Порядок полинома m отражает число каскадов регистра. К полиному применимы правила линейной алгебры, однако все математические операции выполняются по модулю 2. Говорят, что полином генератора (2.6) является примитивным, если он не может быть разложен на множители (то есть он простой), и, кроме того, если он является множителем (то есть может разделить без остатка) числа 2n 1 , где n 2m 1 (длина последовательности максимальной длины). Для проектирования ГПСЧ можно подобрать простые множители порядка m полинома X n 1 . Рассмотрим простой пример для случая m 3 . Длина максимальной последовательности будет равной n 2 m 1 7 . Двучлен X 7 1 можно представить в виде X 7 1 X 1 X 3 X 1 X 3 X 2 1 . (2.7) Справедливость этого равенства легко подтверждается перемножением членов правой части X 1X 3 X 1 X 3 X 2 1 X 7 2 X 6 2 X 5 4 X 4 4 X 3 2 X 2 2 X 1 . Но при вычислениях по модулю два 2 X 0, 2 X 2 0 и т.д., что дает в итоге X 7 1 . В правой части (2.7) имеются два множителя порядка 3: X 3 X 1 и X 3 X 2 1 . Оба множителя являются простыми и могут быть реализованы как ГПСЧ. На рис.2.58 представлены варианты схемы, соответствующие реализациям Фибоначчи и Галуа для множителя X 3 X 1 . К тому же результату приводит и реализация второго множителя X 3 X 2 1. + D T D T D T D T C C C C C + D T D T C C C а) б) Рисунок 2.58 – Реализации Фибоначчи (а) и Галуа (б) линейного сдвигающего регистра, соответствующего полиному генератора X 3 X 1 К настоящему времени найдены варианты точек подключения входов узла суммирования для схемы Фибоначчи. Одной из точек подключения все205 гда является выход последнего m-го разряда регистра, координаты другой (или других) точки подключения k для m 33 представлены в табл.2.7. Увеличение разрядности регистра дает экспоненциальное возрастание периода последовательности максимальной длины, который, например, при тактовой частоте 1 ГГц и m 33 достигает примерно 8,6 с. Ясно, что даже продолжительную реализацию процесса можно считать совершенно случайной. Отметим некоторые статистические свойства псевдослучайной последовательности. Вероятности того, что следующим за данным двоичным символом последовательности будет символ 0 или 1, равны соответственно 1 1 m , 2 2 1 1 1 p1 m . 2 2 1 p0 Таблица 2.7 m k m k m k 3 1 10 3 22 1 4 1 11 3 23 5 или 9 5 2 15 1, 4 или 7 25 3 или 7 6 1 18 7 28 3, 9 или 13 7 1 или 3 20 3 31 3, 6, 7 или 13 9 4 21 2 33 13 Очевидно, что при увеличении разрядности регистра сдвига m и p0 p1 1 2 . Вероятность появления серий из j одинаковых символов под- ряд составляет 1 pj 2 j 1 1 . 2 j 1 Наиболее важными для практики моделирования шума являются автокорреляционная функция и спектральная плотность псевдослучайной последовательности. Функция автокорреляции, строго говоря, является периодичной с периодом 2 m 1TO , однако на практике для удобства анализа при доста206 точно больших значениях m рассматривают единственный период функции, которую описывают как 1 R TO 1 2m 1 при TO , при TO . Вид нормированной к максимуму при 0 функции автокорреляции показан на рис.2.59а. Соответствующая ей спектральная плотность процесса, приведенная к амплитуде первой гармоники, описывается выражением sin TO 2 W TO 2 2 2 k 1 2k 1 TO m где x - -функция Дирака, и представляет собой решетчатую функцию, форма которой представлена на рис.2.59б. Ширина спектра процесса до точки достижения нуля равна тактовой частоте сдвигающего регистра 1 TO и никак не связана с числом его разрядов, которое определяет лишь число спектральных линий, разделенных интервалом 1 2m 1TO . При m спектр приближается к сплошному спектру совершенно случайного процесса. R W TO 1 2m 1 2 m 1 TO 2 2 m 1 TO 2 TO а) б) Рисунок 2.59 – Автокорреляционная функция и спектральная плотность псевдослучайной последовательности Повышение тактовой частоты, достигаемое иногда весьма простыми средствами, способствует расширению спектра процесса, плотность которого приближается к равномерной плотности белого шума. Известно также, что сумма содержимого смежных разрядов ГПСЧ обладает биномиальным, а при большом количестве разрядов - гауссовым распределением. Это и оправды207 вает широкое применение ГПСЧ в качестве первичного источника шума с заданными свойствами. В показанной на рис.2.60 практической схеме ГПСЧ обратная связь выполнена посредством вентиля ИСКЛЮЧАЮЩЕЕ ИЛИ D3, одним входом соединенного с выходом старшего разряда регистра сдвига D1, а другим входом - с выходом его m-го разряда. Выбор номера m зависит от числа N разрядов регистра и определяется таблицей 2.7. Элементы D2 и D4 служат для подавления тупикового состояния 00...00 регистра, возможного после включения питания. Если возникает такое состояние, то вентиль ИЛИ-НЕ D2 формирует уровень 1, C «0» который, пройдя через вентиль ИЛИ D4, запишет в следующем такте 1 в младший разряд регистра. Псевдослучайная последова- тельность обладает несколькими за- RG D1 WR DR D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 1 D2 D4 1 =1 D3 мечательными свойствами, объяс- Рис.2.60. Генератор псевдослучайных чисел няющими широкое применение ГПСЧ в измерительных устройствах: 1) цикл (длина) периодической последовательности составляет (2n-1) тактов; 2) процесс генерирования носит шумовой (непредсказуемый в стати- стическом смысле) характер; 3) в одном цикле количество «1» на одну превышает количество «0», половину всех единиц составляют одиночные, четвертую часть - двойные (две подряд), восьмую часть - тройные и т.д.; 4) сумма содержимого смежных разрядов ГПСЧ при достаточном их числе подчиняется нормальному закону распределения, а энергетический спектр распределен равномерно в диапазоне частот от fO 2n 1 до fО (здесь fО - тактовая частота). 208 2.3.3 Счетчики импульсов Счетчик импульсов – последовательностный функциональный узел, двоичное состояние выходов которого в определенном коде отображают число поступивших на вход импульсов. Состояние счетчика импульсов отображается двоичным числом Qn-1 . . . Q0, образующимся на его выходах, n -1 S = Qn -1 2n -1 + Qn - 2 2n - 2 + . . . + Q0 20 = Qi 2i , i= 0 где Qi - состояние выхода (0 или 1), 2 i - вес разряда. Классификация и параметры Основным классификационным признаком счетчика импульсов является модуль счета М, равный общему количеству принимаемых счетчиком состояний. Счетчик работает циклически и возвращается в исходное состояние через М тактов. По значению модуля счета различают: - двоичные счетчики импульсов, у которых модуль счета кратен целой n степени двойки (М = 2 ); - двоично-кодированные счетчики, у которых M 2 n , но может быть отражен двоичным числом. К ним относятся, в частности, двоичнодесятичные счетчики. Счетчики импульсов могут иметь управляемый модуль счета, который устанавливается подаваемым извне кодом. Поскольку состояние счетчика периодически повторяется, то его можно рассматривать также как делитель частоты входных импульсов на М. По направлению счета счетчики импульсов могут быть суммирующими, вычитающими и реверсивными. Состояние суммирующего счетчика с каждым входным импульсом увеличивается на единицу, вычитающего – уменьшается на единицу. Направление счета в реверсивном счетчике зависит от логического уровня управляющего сигнала. 209 По способу организации межразрядных связей (цепей переноса) различают асинхронные счетчики с последовательным переносом, синхронные счетчики с параллельным переносом, счетчики с комбинированным (параллельно-последовательным) переносом. Кроме модуля счета к основным параметрам счетчика импульсов относят: емкость С - максимальное число, которое может храниться в счетчике. Так как всего счетчик может принимать М состояний, одно из которых нулевое, то C M 1 . Для двоичного счетчика C 2 n 1; время установления tуст - длительность переходного процесса от момента поступления входного импульса до момента установления нового состояния; максимальная частота входных сигналов f max , при которой счетчик устойчиво функционирует. Асинхронные двоичные счетчики Рассмотрим таблицу состояний трехразрядного двоичного счетчика (табл.2.8), в которой приведен порядок изменения содержимого разрядов счетчика в процессе прямого счета (суммирования) и обратного счета (вычитания). Из таблицы можно сделать некоторые выводы в отношении алгоритма прямого счета: - младший разряд Q0 изменяет состояние на противоположное с каждым входным импульсом; - каждый старший разряд изменяет состояние на противоположное при переходе смежного младшего разряда из 1 в 0 (показано стрелками в таблице). Следовательно, разрядом суммирующего счетчика может служить динамический Т-триггер, срабатывающий по Таблица 2.8 № Суммирование Вычитание импульса Q2 Q1 Q0 S(10) Q2 Q1 Q0 S(10) 0 0 0 0 1 1 1 7 1 0 0 1 1 1 1 0 6 2 0 1 0 2 1 0 1 5 3 0 1 1 3 1 0 0 4 4 1 0 0 4 0 1 1 3 5 1 0 1 5 0 1 0 2 6 1 1 0 6 0 0 1 1 7 1 1 1 7 0 0 0 0 210 спаду входного сигнала, схема счетчика при этом представляет собой последовательную цепь из таких Т-триггеров. Если в наличии имеются лишь триггеры, работающие по фронту входного сигнала, то для соединения триггеров используются их инверсные выходы. Указанные варианты исполнения счетчика, называемые суммирующими счетчиками с последовательным переносом, показаны на рис.2.61а, б. Рассмотрим далее последовательность состояний вычитающего счетчика, осуществляющего обратный счет (табл.2.8). Как следует из таблицы, последующие разряды изменяют свое состояние при переходе предыдущих разрядов из состояния 0 в состояние 1. Поэтому схема вычитающего счетчика представляет собой цепочку Т-триггеров с прямым динамическим управлением (или с инверсным динамическим управлением, если по цепочке задействовать инверсные выходы триггеров) (рис.2.61в, г). Q2 Q1 Т С Q0 Т Т Q2 Т Т Т Q1 Т С Т Т Т Q0 Т Т Т в) Q1 Т С Т Т а) Q2 Q0 Q2 Т Т Т Q1 С Т б) Q0 Т Т Т Т г) Рисунок 2.61 – Варианты схем счетчиков импульсов с последовательным переносом: а, б – суммирующие; в, г - вычитающие В рассмотренных схемах асинхронных счетчиков осуществляется последовательный перенос, так как каждый триггер может переключиться только после переключения предыдущего триггера. В таких схемах нет временных состязаний, поскольку триггеры переключаются поочередно. Недостаток счетчика с последовательным переносом – большое время установления, тем большее, чем больше разрядов в счетчике: 211 t уст ntD , где t D - время переключения триггера, n - число разрядов счетчика. Таким образом, максимальная частота входных импульсов асинхронного счетчика составляет f max 1 nt D . При работе счетчика в качестве делителя частоты состояния промежуточных разрядов и задержки переключения всей цепи триггеров не имеют значения, и максимальная частота входных сигналов без нарушения работоспособности устройства может быть много выше, а именно f max 1 t D . На рис.2.62 показаны временные диаграммы сигналов в асинхронном суммирующем счетчике, из которых видно, что из-за задержек триггеров в нем возникают кратковременные ложные состояния. Например, после состояния 011 возникает сначала (а) - 010, потом (б) - 000 и только после этого штатное состояние 100. «Правильное» состояние асинхронного счетчика возникает только после окончания переходного процесса установления через время t уст . С Q0 1 0 Q1 1 0 Q2 0 1 а б Рисунок 2.62 – Временные диаграммы работы асинхронного суммирующего счетчика Двоичные счетчики с параллельным переносом Двоичные счетчики с параллельным переносом называют еще параллельными или синхронными, поскольку входной импульс поступает одновременно в триггеры всех разрядов счетчика. Такие счетчики обладают максимальным быстродействием, так как в них нет задержки по цепи распространения сигнала переноса. 212 Процесс прибавления единицы в суммирующем счетчике состоит в 0 1 0 1 1 1 + 1 0 1 1 0 0 0 том, что все младшие разряды, включая первый из содержащих 0, инвертируют свое состояние: Можно предварительно оценить состояния младших разрядов и на основании этой оценки произвести, если надо, переключение данного разряда в момент поступления очередного входного импульса. Таким образом, входной импульс должен пройти на вход Т-триггера в данном разряде счетчика, если триггеры во всех предшествующих разрядах уже установлены в состояние 1. В схеме параллельного счетчика (рис.2.63) оценку состояний младших разрядов счетчика осуществляют вентили И. В момент поступления очередного входного импульса переключатся только те триггеры, перед которыми во всех предыдущих разрядах уже собрались единицы. Время установления счетчика с параллельным переносом равно t уст t P t D , Q0 Q1 Q2 Q3 & Т Т Т Т & & Т Т Т Т Вход Рисунок 2.63 – Счетчик с параллельным переносом где t P - время задержки распространения вентиля И, tD - время переключе- ния триггера. Сложность схемы параллельного счетчика импульсов резко возрастает с ростом числа разрядов, поскольку одновременно растет количество и число 213 входов вентилей И, количество межсоединений, а также увеличивается нагрузка на выходы триггеров. Кроме того, препятствием к увеличению разрядности часто становится ограниченное количество выводов корпуса микросхемы. Поэтому широкое распространение получили счетчики с комбинированным параллельно-последовательным переносом. Еще такие счетчики называют счетчиками с групповым переносом, имея в виду разбиение счетчика на группы, внутри которых реализуется параллельный перенос, а между группами - последовательный перенос (рис.2.64). & Вход & Р Счетчик с параллельным переносом Р Счетчик с параллельным переносом Группа 1 Группа 2 Рисунок 2.64 – Счетчик с параллельно-последовательным переносом Такой счетчик имеет n разрядов, разбитых на l групп по m разрядов l = n/m. Время установления кода в счетчике составляет t уст l 1t P t уст .гр , где t P - время задержки распространения вентиля И, а t уст t P t D - время установления счетчика в группе с параллельным переносом. Поэтому t уст lt P t D . Реверсивные счетчики Реверсивные счетчики изменяют направление счета с суммирования на вычитание под воздействием управляющего сигнала. Изменение режима счетчика осуществляется с помощью электронных коммутаторов, изменяющих межразрядные связи триггеров: подключение к входам Т-триггеров прямых выходов предшествующих триггеров обеспечивает подсчет входных импульсов в одном направлении, подключение инверсных выходов - в дру214 гом. Введение функции реверса несколько снижает быстродействие счетчика. Принцип построения реверсивного счетчика иллюстрируется схемой рис.2.65а, где показан способ соединения смежных разрядов счетчика посредством элемента И-ИЛИ, исполняющего роль коммутатора. Схему межразрядной связи можно упростить, если выполнить ее в виде вентиля ИСКЛЮЧАЮЩЕЕ ИЛИ (рис.2.65б). Как отмечалось, такой вентиль работает подобно управляемому инвертору: при логическом уровне 0 на одном входе сигнал со второго входа проходит на выход без инвертирования; при логической 1 - инвертируется. Т Вход & Т Т 1 Т Вход Т =1 Т Т Т & +/+/- 1 б) а) Рисунок 2.65 – Межразрядные связи в асинхронном реверсивном счетчике: а – через коммутатор, б – через вентиль ИСКЛЮЧАЮЩЕЕ ИЛИ Принцип организации синхронного реверсивного счетчика с использованием JK-триггеров иллюстрируется схемой рис.2.66. Одновременное переключение триггеров в счетчике обеспечивается присоединением синхронизирующих входов всех триггеров к общему входу устройства. Выходы всех триггеров предшествующих разрядов подключаются к входам триггера данного разряда посредством коммутаторов, выбирающих в качестве активных J Т Т K «1» & & 1 J Т Т K & 1 & J Т Т K +/1 Вход Рисунок 2.66 – Синхронный реверсивный счетчик импульсов 215 либо прямые, либо инверсные выходы группы триггеров предшествующих разрядов. Синхронные счетчики с недвоичным модулем счета Часто требуются счетчики со значением модуля, отличающимся от целой степени двойки M 2 n . Это, например, двоично-десятичные (декадные) счетчики, либо делители частоты заданной кратности. Для построения счетчиков импульсов с произвольным модулем счета используют способ исключения лишних состояний двоичного счетчика и способ формализованного синтеза межразрядных связей в синхронной триггерной схеме. По первому способу используется двоичный счетчик, число разрядов n которого отвечает условию M < 2n, где М – заданный модуль счета. В счетчике с естественным порядком счета детектируется последнее разрешенное состояние, после чего он возвращается в исходное состояние с помощью цепи обратной связи, например, по входу асинхронного сброса. В качестве примера на рис.2.67 представлена схема декадного (двоично-десятичного) счетчика, принимающего состояния от 0000 (0(10)) до 1001 (9(10)). В момент, когда состояние счетчика Вход CT2 Q 0 1 2 R 3 С 0 1 2 3 DC 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 достигает запрещенного состояния 1010, следует его немедленный сброс в исходное состояние 0000. Рисунок 2.67 – Декадный счетчик с дешифратором сброса Для иллюстрации порядка проектирования счетчика импульсов по второму способу рассмотрим пример синтеза декадного счетчика на JKтриггерах. Очевидно, что для его построения потребуется четыре триггера, поскольку 23 M 10 2 4 . Составим таблицу переходов разрядов счетчика (табл.2.9), которую дополним столбцами для функций возбуждения Ji, Ki триггера в каждом разряде. Заполнение дополнительных столбцов превраща216 ется в рутинную процедуру, если воспользоваться промежуточной таблицей переходов JK-триггера (табл.2.10). Например, разряд Q3 в первой строке табл.2.9 после прихода входного импульса должен осуществить переход Таблица 2.9 Sn S(10) 0 1 2 3 4 5 6 7 8 9 Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Функции возбуждения Sn+1 Q0 0 1 0 1 0 1 0 1 0 1 Q3 0 0 1 0 0 0 0 1 1 0 Q2 0 0 0 1 1 1 1 0 0 0 Q1 0 1 1 0 0 1 1 0 0 0 Q0 1 0 1 0 1 0 1 0 1 0 Таблица 2.10 J3 K3 J2 K2 J1 K1 J0 K0 0 x 0 x 0 x 1 x 0 x 0 x 1 x x 1 0 x 0 x x 0 1 x 0 x 1 x x 1 x 1 0 x x 0 0 x 1 x 0 x x 0 1 x x 1 0 x x 0 x 0 1 x 1 x x 1 x 1 x 1 x 0 0 x 0 x 1 x x 1 0 x 0 x x 1 Qn→Qn+1 0→0 0→1 1→0 1→1 J* K* 0 x x 0 x 1 1 x «0→0», для чего необходимо, чтобы в исходном состоянии счетчика Q3 Q2 Q1Q0 0000 на входах триггера старшего разряда в соответствии с табл.2.10 присутствовали логические уровни J 3 0, K 3 (х – неопределенное состояние). Дальнейшие шаги синтеза поясняются рис.2.68, где выполнена минимизация функций возбуждения триггеров с помощью карт Карно. Q1Q0 Q 3Q 2 00 00 0 0 11 x 10 x 01 01 11 0 0 x x Q1Q0 Q 3Q 2 Q 1Q 0 J3 0 1 x x 10 00 00 0 0 x x x x 11 x 10 0 01 01 01 11 10 0 01 0 11 x 10 0 1 1 x 0 x x x x x x x x Q3Q2 11 x x x 1 Q 1Q 0 J1 00 00 Q3Q2 Q1Q0 K3 x x x x 10 00 00 x x x x 0 x 11 x 10 0 01 01 01 11 10 x 01 x 11 x 10 x x x x x 1 1 x x 0 0 x x Q3Q2 11 0 x x 0 Q1Q0 K1 00 00 Q3Q2 Q1Q0 J2 10 1 x x x K2 00 01 11 10 x 0 11 x 10 x x 0 x x x 1 x x x 0 x x 00 0 x x x 01 Q1Q0 J0 00 01 11 10 1 01 1 11 x 10 1 x x x x x x x x 1 1 x x 00 Q3Q2 Q3Q2 K0 00 01 11 10 x 01 x 11 x 10 x 1 1 x 1 1 1 x x x x x x 00 Рисунок 2.68 – Минимизация функций возбуждения триггеров декадного счетчика Объединения клеток в картах дают выражения J 3 Q2Q1Q0 , K3 Q0 , J 2 K 2 Q1Q0 , J1 K1 Q3Q0 , J 0 K0 1 , 217 которым соответствует логическая структура устройства, показанная на рис.2.69. Q0 «1» J T C K Q1 & J T C K Q2 Q3 & & J T C K J T C K C Рисунок 2.69 – Декадный счетчик на JK-триггерах При решении ряда задач цифрового автоматического управления и синхронизации в процессе передачи цифровых сигналов требуется оперативно перестраивать модуль счета счетчика импульсов цифровым двоичным кодом. Нереверсивный счетчик с переменным модулем несложно построить на основе обычного двоичного счетчика импульсов с цепью управляемого сброса, которая осуществляет установку счетчика в исходное состояние в такте, когда его текущее состояние достигает значения заданного модуля счета. Роль компаратора, фиксирующего равенство состояния счетчика модулю, может исполнять, как показано на рис.2.70, сочетание дешифратора с мультиплексором. Когда состояние двоичного счетчика с естественным порядком счета, начинающегося исходным состоянием нуля, достигает значения, Вход DC 0 CT2 Q С 0 1 2 R 1 2 3 4 5 6 7 0 1 2 равного заданному модулю М, возбуждается выход дешифратора с порядковым номером М и логическая единица с этого выхода через мультиплексор, адресный код которого M 0 MX 1 2 3 4 5 6 7 A 0 1 2 Рисунок 2.70 – Счетчик импульсов с переменным модулем счета 218 также равен М, проходит на вход сброса счетчика. Таким образом, всего счетчик принимает М состояний от 0 до (М-1), то есть модуль счета равен управляющему коду адреса мультиплексора. На рис.2.71 показан вариант схемы универсального реверсивного счетчика импульсов с переменным модулем счета, в котором как направление счета, так и модуль задаются электронным путем. Такой счетчик используется в системах автоматического управления при синхронизации передачи цифровой информации. Счетчик представляет собой, по существу накапливающий сумматор/вычитатель, который к уже накопленной сумме прибавляет или вычитает из нее единицу. Направление счета задается управляющим сигналом по входу «+/-», а модуль счета - двоичным числом по цифровому входу М. Входящие в состав устройства компаратор и мультиплексор совместно с логическими элементами служат для записи в регистр либо значения 0 после достижения значения М при суммировании, либо значения М после значения 0 при вычитании. Суммирование происходит при значении сигнала «+/-» = 0, когда сумматор/вычитатель SM работает в режиме суммирования. При этом на выходе конъюнктора удерживается логический 0 и мультиплексор MX передает на вход сумматора/вычитателя выходное число регистра RG, в результате сумматор/вычитатель образует на своих выходах сумму текущего выходного числа регистра Q и единицы. С каждым вновь поступившим входным импульсом С регистр фиксирует новое значение на выходе счетчика, отличающееся от прежнего на +1. Когда сумма достигает значения М, компаратор вырабатывает на своем выходе логический 0, который обеспечивает посредством блока конъюнкторов нули на всех информационных входах регистра. Поэтому в следующем такте в регистр записывается число 0. Счетчик в процессе суммирования входных импульсов последовательно принимает состояния от 0 до М-1. В режиме вычитания сигнал «+/-» = 1 и сумматор/вычитатель вычитает из накопленного в счетчике числа единицу. Когда в процессе вычитания вы219 ходное число достигает значения 0, элемент ИЛИ-НЕ формирует на своем выходе логическую 1, которая через конъюнктор достигает адресного входа мультиплексора. Мультиплексор передает на вход сумматора/вычитателя число М, от которого сумматор/вычитатель отнимает единицу. Поэтому в следующем такте в регистр записывается число М-1. Таким образом в процессе вычитания счетчик последовательно принимает состояния от М-1 до 0, которые циклически повторяются. 0 МХ А S & SM & 1 «1» & B А & +/- D RG Q 1 1 2 2 3 3 4 4 Q0 Q1 Q2 Q3 C А == A=B B М & 1 +/С Рисунок 2.71 – Реверсивный счетчик импульсов с переменным модулем счета 2.4 Синхронизация в цифровых устройствах Синхронизация заключается в совмещении во времени двух или нескольких информационных процессов с тем, чтобы обеспечить неискаженную передачу и обработку информации. Синхронизация может быть жесткой с неизменной частотой и фазой синхросигналов и адаптивной, при которой синхросигнал автоматически приспосабливает свою частоту и фазу к частоте и фазе сигналов информации. Жесткая синхронизация, при которой источник синхросигналов является внешним по отношению к синхронизируе220 мым процессам, применяется главным образом для устранения логических состязаний, речь о которых пойдет ниже. Адаптивная или фазовая синхронизация применяется для восстановления синхросигналов непосредственно из цифровых сигналов данных в процессе их передачи и приема без выделенного канала синхронизации, в частности, при воспроизведении данных во внешних запоминающих устройствах. 2.4.1 Логические состязания и жесткая синхронизация В процессе распространения сигналов по комбинационной схеме (КС) возникают переходные процессы, до завершения которых на выходах могут возникать кратковременные «ложные» сигналы, не предусмотренные логикой КС и называемые рисками. Данное явление, обусловленное разной длиной цепей распространения сигналов по КС, известно как логические состязания или гонки. Различают статические и динамические риски. Статические риски проявляются как короткие импульсы на низком или высоком статическом уровне напряжения, который должен был оставаться неизменным. Динамические риски проявляются как многократный D3 X1 «дребезг» фронта или спада сигнала в проD1 & цессе его изменения. Для иллюстрации сказанного рас- D2 1 X2 Y2 Y1 смотрим схему, показанную на рис.2.72. В этой схеме время задержки распростране- X1 ния сигналов от входов Х1, Х2 до выходов Y1 X2 – Y3 будет разным, поскольку в цепях рас- Y3 Y1 tP.D1 пространения оказывается разное число логических вентилей. В результате на выходе Y2 Y3 возникает импульс с низким логическим Y3 уровнем, который не предусмотрен логическим описанием схемы. В общем случае tP.D2 tP.D3 Δt Рисунок 2.72 – Механизм логических состязаний 221 время задержки распространения входных сигналов может занимать от 1t P min до Nt P max , где N – число логических вентилей в наиболее протяженной цепи распространения. Параметр N называют иногда логической глубиной комбинационной схемы. Следует заметить, что хотя технологический разброс задержек элементов на кристалле микросхемы достигает двукратных значений, однако сами задержки и их уход с температурой и изменением питающего напряжения элементов одного кристалла согласованы. То обстоятельство, что одинаковые элементы одного кристалла идентичны по задержкам (в пределах ±20%), используется для создания, например, цифровых линий задержки. Таким образом, до окончания переходных процессов Δt (рис.2.72) на выходах КС возникают ложные логические состояния, которые могут привести к возникновению и распространению ошибок в цифровом устройстве. Очевидно, чтобы избежать таких ошибок, следует разрешать восприятие выходных сигналов КС только после окончания переходных процессов, то есть синхронизировать процесс восприятия. С этой целью комбинационные ступени цифрового устройства чередуют элементами памяти – регистрами, фиксирующими истинные значения переменных в моменты тактирования (рис.2.73). Регистры могут тактироваться одним и тем же синхросигналом X1 X2 . . . Xn D RG1 Q D RG2 Q . . . КС1 . . . . . . КС2 C Y1 . Y2 . . Ym C C1 C2 а) tТГ NtPmax tSU C TC б) Рисунок 2.73 – Общая структура синхронного цифрового устройства (а) и диаграмма к определению параметров синхроимпульсов (б) 222 (однофазная синхронизация), либо разными синхросигналами (многофазная синхронизация). При однофазной синхронизации период тактовых импульсов ТС (рис.2.73б) складывается из времени записи в регистр информации КС предыдущей ступени tТГ , максимального времени задержки распространения сигналов в КС данной ступени и времени предустановки регистра t SU . Следовательно, минимальный период тактовых импульсов должен отвечать условию TC min tТГ Nt P max t SU , а их частота не должна превышать f C max 1 TC min . Чаще всего жесткая синхронизация осуществляется импульсами опорного генератора стабильной частоты, например стабилизированного кварцем генератора (см. п.1.5.1). Это необходимо, по сути, для повышения производительности устройств, так как нестабильность тактовой частоты вынуждает снижать ее номинальное значение. Высокочастотные тактовые импульсы должны иметь крутые фронты, чтобы исключить дополнительный джиттер сигналов из-за разброса порога переключения логических вентилей, приводящего к неопределенности момента его пересечения. В цифровом устройстве тактовыми импульсами необходимо БК обеспечивать . . . большое количество элементов памяти. Тактовые импульсы задаются . . . одним опорным генератором, а используются иногда тысячами и более элементов памяти. Вместо одного мощного тактового генератора, работа которого может при- ОГ Ф . . . . . . . . . . . . . . . водить к помехам по цепям питания, обычно используется система синхронизации в виде разветвляющейся пирами- Рисунок 2.74 – Схема размножения тактовых импульсов 223 дальной структуры. Система включает опорный генератор стабильной частоты (ОГ), формирователь опорных импульсов (Ф) и каскадированную систему размножения тактовых импульсов в составе многоярусного множества буферных каскадов (БК) (рис.2.74). Число ярусов размножения тактовых импульсов учитывает общее количество элементов памяти и конструктивные особенности цифрового устройства. В процессе размножения тактовых импульсов ввиду разностей задержек БК неизбежно возникают их искажения в виде изменения длительности и взаимного временного рассогласования фронтов, называемые перекосом синхронизации (Clock Skew). Временные рассогласования могут достигать tmax mtБК , где m – число ярусов в схеме размножения, а t БК t P .БК max t P .БК min - разброс задержек БК. Для того, чтобы временные рас- согласования синхронизации разных узлов устройства не приводили к ошибкам, приходится уменьшать тактовую частоту опорного генератора, то есть снижать скорость обработки информации. В современных цифровых БИС с тактовыми частотами в несколько гигагерц погрешность синхронизации становится серьезной проблемой на пути повышения производительности. По этой причине для формирования тактовых импульсов применяются специальные устройства автоподстройки задержки, речь о которых пойдет ниже. 2.4.2 Принципы и устройства адаптивной синхронизации Проблема расфазирования тактовых импульсов в различных областях цифровой системы и даже в различных точках одного кристалла БИС настолько остра, что для устранения перекоса синхронизации подчас применяются специальные генераторы синхросигналов, причем даже на одном кристалле их может быть размещено несколько. Такие генераторы, адаптирующиеся к условиям распространения синхронизирующих сигналов, выполняются в виде системы автоподстройки задержки DLL (Delay Lock Loop) или системы автоподстройки фазы или, что то же самое, системы фазовой синхронизации PLL (Phase Lock Loop). 224 Типовая схема синхронизации современного цифрового устройства, представленная на рис.2.75, включает опорный генератор стабильной частоты ОГ, например, в виде относительно низкочастотного генера- ОГ тора с кварцевой стабилизацией частоты, и множество локальных тактовых генераторов ТГi, размещенных в разных областях устройства. Опорные синхросиг- ТГ1 С1 ЛБ1 Область синхронизации 1 Шина ЛБ2 С2 ТГ2 Область синхронизации 2 налы от ОГ передаются в различ- Рисунок 2.75 – Система обмена данными между областями синхронизации ные области синхронизации по специальной ненагруженной линии с минимальными фазовыми сдвигами. Однако в самих областях синхронизации ввиду значительной длины линий связи и больших емкостных нагрузок, различий в задержках буферных каскадов появляются заметные фазовые сдвиги тактовых импульсов С1 и С2 относительно друг друга. В задачу локальных тактовых генераторов входит, вопервых, умножение частоты синхросигналов ОГ и, во-вторых, устранение перекоса синхронизации (Clock Skew). Блоки DLL и PLL привязывают фронты тактовых импульсов в различных областях синхронизации к фронтам опорных синхросигналов. Их применение в качестве тактовых генераторов позволяет избежать снижения тактовой частоты и за счет этого получить выигрыш в производительности устройства до (30-40)%. 2.4.2 Принципы и устройства адаптивной синхронизации Система автоподстройки задержки DLL Принцип действия системы DLL основан на поэтапной задержке опорного синхросигнала с тем, чтобы множество его задержанных копий обеспечило интерполяцию опорного периода с квантом времени, много меньшим этого периода. Многозвенная цифровая линия задержки (ЦЛЗ или DDL в 225 иностранной литературе – Digital Delay Line) исполняет роль мультифазного тактового генератора. Поскольку в системе не имеется автогенератора, то область применения системы DLL ограничена случаями регулярного опорного сигнала. По сравнению с системой PLL в таких применениях система DLL имеет преимущество в части повышенной устойчивости и ослабления свойственного автогенераторам эффекта накопления джиттера (см. п.1.6.2). Рассмотрим подробнее схему DLL, принцип действия которой был описан в первой части учебника при рассмотрении устройств задержки цифровых сигналов (см. п.1.5.1). Показанная на рис.2.76а схема включает управляемую многозвенную ЦЛЗ, каждое из N звеньев которой последовательно задерживает сигнал опорного генератора (ОГ) на время tD, а также петлю автоподстройки задержки в составе фазового компаратора (ФК) и фильтра нижних частот. Распространенным вариантом фильтра, позволяющим сократить «мертвую» зону фазового сравнения, является блок накачки заряда (БНЗ – Charge Pump в зарубежной литературе), нагруженный на интегрирующий конденсатор С. БНЗ представляет собой пару сопряженных генераторов вытекающего и втекающего токов, которые включаются импульсами с выходов соответственно «+» и «-» ФК. ФК для работы с регулярными сравниваемыми сигналами – опорным сигналом с периодом TO и тем же сигналом, задержанным в ЦЛЗ на время TN, может быть выполнен по схеме фазочастотного компаратора, показанной на рис.2.76б. Фазовое сравнение осуществляется в следующем порядке. Если очередной входной сигнал TO поступает прежде, чем появится задержанный сигнал с выхода TN, то взводится триггер Т1, и на выходе «+» ФК начинает формироваться импульс. В момент, когда с выхода ЦЛЗ приходит фронт задержанного сигнала, взводится и триггер Т2, что приводит к немедленному сбросу обоих триггеров. В случае если первым на входе ФК окажется импульс с выхода ЦЛЗ, аналогично вырабатывается импульс рассогласования на его выходе «-». Таким образом, появление импульса на том или ином выходе ФК указывает на 226 знак фазового рассогласования, а длительность импульса равна задержке между фронтами сравниваемых сигналов, то есть отражает величину фазового рассогласования. Ф0 T0 ЦЛЗ БНЗ «1» ЭЗ Ф1 UCC + ОГ ЭЗ UC ФК t ТO _ «1» Ф2 ТN С + D T1 C R _ D T2 C R ФN-1 TN & ЭЗ ФN а) б) TO Ф0 Ф1 tD* tD tD* tD Ф2 tD* tD Ф3 tD* tD Ф4 TN t ФК- UС в) t Рисунок 2.76 – Система DLL: а - типовая структура, б – схема фазового компаратора, в – временные диаграммы сигналов В рабочем режиме фазовая разность между опорным сигналом и выходным сигналом цепи элементов задержки (ЭЗ) ЦЛЗ с помощью петли обратной связи сводится к нулю. Подстройка задержки осуществляется путем регулирования времени задержки tD всех ЭЗ, выполненных, например, по схеме рис.2.76б) по результату t фазового сравнения в ФК: 227 N t t Di TO , i 1 где t Di - время задержки i-го ЭЗ. В режиме синхронизации общее время задержки ЦЛЗ устанавливается равным периоду ОГ, при этом фронты сравниваемых ФК сигналов совпадают во времени, импульсы рассогласования не появляются, а управляющее напряжение U C остается неизменным. Временные диаграммы сигналов (рис.2.76в) иллюстрируют принцип действия системы для случая, когда N=4 при NtD TO . ФК вырабатывает на одном из выходов (в данном случае «-») импульс, длительность которого равна временной задержке между фронтами его входных сигналов. Передаточная функция ЦЛЗ представляет собой постоянный коэффициент KD NkD (с/В), где kD - крутизна регулировочной характеристики отдельного ЭЗ. БНЗ преобразует импульс напряжения ФК в заряд, значение которого равно q I q t , где I q - амплитуда тока БНЗ, а t - временная разность между сигналами ФК. Коэффициент преобразования БНЗ равен, следовательно, I q с размерностью тока (А). Последовательность импульсов БНЗ преобразуется далее в управляющее напряжение UC с помощью интегрирующего фильтра с передаточной функцией KF p KF , p где K F - коэффициент усиления фильтра по постоянному току. Таким образом, передаточная функция модели разомкнутого контура DLL может быть записана как K p Iq KF KD p , что дает передаточную функцию замкнутой системы DLL W p Iq KF KD TN p K p . TO p 1 K p I q K F K D p Следовательно, передаточная функция DLL соответствует системе первого порядка с абсолютной устойчивостью и полосой захвата, равной полосе удержания. В случае необходимости выходные тактовые импульсы нужной 228 частоты образуются с помощью комбинационного умножителя частоты, использующего все множество выходов ЦЛЗ. Система фазовой синхронизации PLL Система фазовой синхронизации PLL, известная также как система фазовой автоподстройки частоты, подобно системе DLL может использоваться для устранения перекоса синхронизации и умножения частоты тактовых импульсов. Однако, функциональные возможности ее несколько шире, поскольку в зависимости от способа фазового сравнения система PLL способна работать и с нерегулярными сигналами данных. В этом качестве система PLL используется как устройство восстановления синхронизации и данных CDR (Clock Data Recovery) в приемниках без выделенного канала синхронизации, например, в каналах чтения данных внешних запоминающих устройств. При воспроизведении данных во внешних ЗУ (магнитные и оптические диски и пр.) встает задача восстановления тактовых импульсов непосредственно из сигналов данных, поскольку внешний стабильный генератор тактовых импульсов не может использоваться ввиду нестабильной скорости механического перемещения носителя информации и, следовательно, вариаций тактовой частоты сигналов. В системе PLL выполняется регулирование частоты сигналов местного управляемого генератора (УГ) по результату сравнения их фазы с фазой опорных сигналов. В интегральных схемах PLL фазовая ошибка представляется преимущественно шириной импульсов, управляющих накачкой заряда интегрирующего конденсатора (Charge Pump PLL). В схеме PLL на основе кольцевого генератора, показанной на рис.2.77а, используется только один выход генератора, то есть кольцевой генератор включается в систему как удобное в технологическом отношении исполнение однофазного генератора. Кольцевой генератор выполнен в виде цепочки управляемых элементов задержки с перекрестной обратной связью. 229 УГ БНЗ UCC - + +Iq ФК ФК+ S X S Uу - + ФКT R -Iq R С - + Y а) X ФК+ Y ФК- Iq Uу t б) Рисунок 2.77 – Система PLL с накачкой заряда: а – схема, б – диаграммы сигналов Кольцо автоподстройки частоты УГ состоит из ФК, определяющего фазовое рассогласование между входным сигналом X и выходным сигналом Y и управляющего блоком накачки заряда, нагруженным на пропорционально-интегрирующий фильтр. Принцип действия устройства, рассчитанного на работу с нерегулярными сигналами воспроизведенных данных, поясняется временными диаграммами напряжений (рис.2.77б). ФК состоит из одновибратора S и динамического триггера, переключающегося по фронтам сигналов X и Y. В отсутствие сигналов данных Х импульсы рассогласования ФК+ и ФК- не вырабатываются, и напряжение U у , которое определяет частоту выходных импульсов УГ (Y), остается неизменным, то есть неизменной остается и частота УГ. 230 Поступивший входной импульс Х запускает одновибратор и взводит триггер в ФК. Сразу же появляются оба импульса рассогласования ФК+ и ФК-, которые включают оба генератора тока I q и I q в БНЗ. Поскольку эти токи равны по абсолютной величине, то они компенсируют друг друга (сквозной ток), в фильтр ток не поступает и, следовательно, напряжение U у не изменяется. Время выдержки одновибратора установлено равным половине тактового периода сигналов данных, то есть длительность импульса ФК+ фиксирована. Длительность импульса ФК- зависит от фазового отношения между сравниваемыми сигналами и может иметь значение от нуля до целого тактового периода. В момент поступления фронта выходного сигнала Y триггер в ФК сбрасывается и формирование импульса ФК- завершается. Если сигнал Y появился до окончания импульса одновибратора ФК+, то ширина импульса ФКокажется меньше ширины импульса ФК+, в противоположном случае ширина импульса ФК- будет больше ширины импульса одновибратора ФК+. Как показано на рис.2.77б, в том и другом случаях БНЗ направляет в конденсатор С фильтра ток I q соответствующей полярности и длительности, что приводит к коррекции напряжения U у в направлении компенсации фазового рассогласования. В установившемся режиме синхронизации фронт выходного сигнала совпадает во времени со спадом импульса одновибратора, при этом длительности импульсов ФК+ и ФК– оказываются одинаковыми и коррекции напряжения U у не происходит. Для оценки свойств PLL рассмотрим ее линеаризованную модель в режиме синхронизации (рис.2.78), заметив, что, если полоса пропускания фильтра много меньше входной КФК(р) Х(р) КФ(р) КГ(р) Y(р) ÷β Рисунок 2.78 – Линеаризованная модель системы PLL частоты (это условие всегда выпол231 няется в практическом устройстве), то можно пренебречь импульсной природой процесса регулирования фазы и воспользоваться для анализа преобразованием Лапласа. Тогда общий коэффициент передачи ФК и БНЗ, не включающих реактивностей, можно обозначить КФК, размерность этого коэффициента A/рад. Коэффициент передачи УГ с размерностью рад/(Вс) в области изображений запишется как КГ/p, он включает оператор, отражающий интегральную связь выхода со входом. Резистор R в фильтре служит для уменьшения фазового сдвига, вносимого конденсатором С и ухудшающего устойчивость системы. Входное сопротивление фильтра ZФ p определяется формулой Z Ф p U у p I q p 1 pRC pC , а коэффициент передачи разомкнутой петли равен K p KФК K Г 1 pRC p 2C . Если входные сигналы нерегулярны (сигналы данных), система используется для восстановления тактовых импульсов. В этом случае она работает в режиме умножения частоты со средним коэффициентом умножения, что учтено в модели делителем частоты на в цепи обратной связи. Тогда передаточная функция замкнутой системы PLL получится в виде W p K ФК K Г 1 pRC K p . 2 1 K p C p p K ФК K Г R K ФК K Г C Основные свойства системы определяются ее характеристическим уравнением p p 2 2 n p n2 , где: n KФК K Г C - собственная частота системы, KФК K Г R 2n - отношение демпфирования. Решение характеристического уравнения дает два полюса системы: P1 n j n 1 2 j , P1 n j n 1 2 j , 232 где n - коэффициент демпфирования, а n 1 2 - демпфированная частота системы. Эти величины однозначно определяют характер переходного процесса при ступенчатом изменении фазы входного сигнала: при 1 колебательный, при 1 - апериодический. Отметим, что система PLL даже с простейшим фильтром является системой как минимум второго порядка. Полоса удержания системы у определяется произведением у K ФК K Г Z Ф 0 , где ZФ 0 1, она ограничена, по существу, лишь диапазоном перестройки частоты УГ. Полосу захвата системы невозможно найти аналитически в замкнутой форме, приближенно оценить ее можно из соотношения з KФК K Г ZФ j з , где ZФ jз - модуль сопротивления фильтра на частоте захвата. Физически последняя формула означает, что захват в петле PLL наступает, когда по мере приближения входной частоты к собственной частоте УГ, сопровождающегося возрастанием амплитуды частотных биений УГ, амплитуда этих биений достигнет текущей разности входной и собственной частот. Уникальность системы PLL заключается в том, что частота и фаза УГ самой природой связаны интегральным соотношением, которое выполняется с абсолютной точностью. Поэтому разность фаз входного и выходного сигналов X Y можно выразить через разность их частот как dt н , где н - начальная разность фаз (заметим, что во временной области разность фаз выглядит как задержка t сигнала Y относительно сигнала X: 2 t TO , где ТО – тактовый период) . В установившемся режиме const , поэтому d ( ) 0, dt 233 и, следовательно, частота выходного сигнала абсолютно равна входной тактовой частоте. Благодаря этому выходные сигналы системы можно использовать в качестве синхросигналов. Дальнейшее преобразование фазомодулированных «сырых» сигналов данных в потенциальный двоичный код (декодирование) выполняется путем формирования из синхросигналов Y селектирующих сигналов «окон» и сравнения позиций фронтов воспроизведенных сигналов Х с этими «окнами» (см. п.1.6.2). Интерполирующая цифровая система PLL Рассмотренная выше система PLL по принципу действия является аналоговой системой со свойственными таким системам проблемами устойчивости и стабильности. Среди цифровых способов PLL наиболее высокую точность за счет субквантования опорного периода обеспечивают интерполирующие системы PLL. К достоинствам такой системы можно также отнести сниженный на единицу порядок передаточной функции, поскольку в ней осуществляется непосредственное воздействие на фазу выходных сигналов. Простейшее из подобных устройств обладает дискриминационной характеристикой фазового сравнения релейного типа, то есть в процессе сравнения момента поступления входного сигнала Х и момента выработки вызодного импульса фиксируется лишь факт опережения или отставания импульса Y без определения его значения. В структуру устройства (рис.2.79) входят мультифазный кольцевой генератор импульсов (МКГ), мультиплексор и реверсивный счетчик импульсов, исполняющий роль фазового компаратора и цифрового фильтра. Счетчик фиксирует лишь знак фазовой разности входного и выходного сигналов и, следовательно, как фазовый компаратор обладает релейной дискриминационной характеристикой. Если при поступлении очередного входного сигнала Х его фронт приходится на низкий уровень сигнала Y, то фиксируется отставание выходного сигнала и от содержимого счетчика отнимается 1. Уменьшившийся адрес 234 мультиплексора обусловливает в МКГ следующем периоде регулирования - + передачу на выход фазы МКГ с - + меньшим порядковым номером. Это D MX Y означает коррекцию фазы выходно- - + го импульса в направлении компен- С X а) жается до тех пор, пока знак фазовой ошибки не изменится на проти- X воположный и счетчик перейдет в Y шем фаза сигнала Y отслеживает изменения фазы сигнала Х с погрешностью, не превышающей с= A +/- сации фазовой ошибки. Так продол- режим суммирования. В дальней- CT2 CТ -1 -1 -1 -1 +1 б) Рисунок 2.79 – Интерполирующая система PLL: а – структура, б – диаграммы сигналов 2/N (N - число фаз МКГ). Частотная полоса синхронизации в относительных единицах достигает f c Max f X fO 1 . fO N 1 В процессе установления рабочего режима синхронизма происходит линейное приближение фазы Y к фазе Х со скоростью, зависящей от начальной расстройки по частоте f H ( f X f O ) / f O . Время установления синхронизма равно tC H / 2f O ( f C f H ) и возрастает с увеличением начальных расстроек по частоте fН и по фазе Н, его максимальное значение имеет место при Н = . Таким образом, как быстродействие при установлении синхронизма, так и полоса захвата простейшего устройства достигаются в ущерб точности синхронизации, зависящей от числа N фаз МКГ. Этот недостаток преодолевается в устройстве PLL с пилообразной дискриминационной характеристикой, которая обеспечивает численное измерение задержки выходного импульса Y относительно входного сигнала. Функ235 циональная схема устройства представлена на рис.2.80. Код адреса мультиплексора в каждом такте работы генерирует контроллер, который включает параллельный регистр (RG), шифратор (CD), комбинационный вычитатель (SB) и аккумулятор (накапливающий сумматор) АС. В момент поступления входного сигнала Х N-разрядный регистр фиксирует текущее состояние выходов МКГ в виде термометрического кода вида 000...0111...100... . Шифратор CD преобразует этот код в двоичный n-разрядный код – цифровой эквивалент фазы входного сигнала, отсчитанной по субшкале МФГ. Этот код отражает номер выхода МФГ, на котором в момент записи в регистр оказался уровень логического нуля при условии, что на смежном младшем выходе зафиксирована логическая единица. Схема шифратора является комбинационной, представляет собой разновидность шифратора приоритета и синтезируется каноническим методом. Таким образом, регистр с шифратором выполняют цифровой отсчет фазы входного сигнала ФХ по модулю 2 с помощью D MX МКГ Y D RG CD А SB D AC A C B C Х Рисунок 2.80 – Система PLL с пилообразной дискриминационной характеристикой субшкалы МКГ. Вычитатель SB вычисляет разность фаз входного и выходного сигналов ФX ФY как разность по модулю 2 двух чисел, вторым из которых служит адресный код мультиплексора. Вычитание выполняется как суммирование в дополнительном коде, причем обратного преобразования результата из дополнительного кода не требуется, поскольку он используется как аргумент накапливающим сумматором. С целью ограничения апертуры дис236 криминационной характеристики участком выход заема вычитателя игнорируется, а старший разряд разности считается знаковым. Это гарантирует устранение эффекта частотной дискриминации при работе с нерегулярными кодовыми сигналами данных. Для придания накапливающему сумматору фильтрующих свойств его разрядность выбирается больше числа n адресных входов мультиплексора, а для управления мультиплексором используются только старшие его разряды. Таким образом, в каждом задаваемом входным сигналом такте работы накапливающий сумматор прибавляет к текущему адресу определенную часть измеренной фазовой разности. Число на выходе сумматора не требует преобразования, оно считается всегда положительным, так как отражает по модулю 2 полную фазу входного сигнала. Если в начале процесса подстройки код фазовой разности сдвинуть в разрядной сетке, приведя его к старшим разрядам, то устройство лишается инерционности, и синхронизм может быть достигнут с первым же входным сигналом. 237 3 МИКРОСХЕМЫ ПАМЯТИ И ПРОГРАММИРУЕМОЙ ЛОГИКИ В цифровые системы входят как стандартные узлы, так и нестандартные узлы, специфичные только для данного проекта. Стандартными или полностью заказными узлами (ASIC – Application Specific Integrated Circuit) являются, в частности, процессор и память компьютера. Специфика работы процессора заключается в программе, по которой он работает, исполняя последовательность команд, которыми располагает данный процессор. Функции памяти также не меняются для различных систем. Заказные микросхемы лидируют по уровню интеграции и производительности, однако их проектирование дорогостояще и занимает много времени. Нестандартные узлы, обеспечивающие взаимодействие блоков системы, должны обладать высокой гибкостью и прежде выполнялись на микросхемах малой и средней интеграции (МИС и СИС). Применение МИС и СИС сопряжено с большим числом микросхем, сложностью монтажа, недостаточными надежностью и быстродействием. По этой причине в современных цифровых системах получили распространение программируемые логические устройства (PLD – Programmable Logic Device), называемые также в отечественной литературе программируемыми логическими интегральными схемами (ПЛИС). Хотя функции микросхем памяти остаются неизменными, а логическая структура ПЛИС настраивается на решение конкретной задачи, их роднит совокупность функциональных и эксплуатационных параметров, таких как информационная емкость, организация и показатели быстродействия. Исторически первыми представителями микросхем с программируемой пользователем структурой явились микросхемы GA (Gate Array) – базовые матричные кристаллы (БМК). БМК представляют собой полуфабрикаты микросхем, содержащие совокупность компонентов с известными свойствами, придание которым индивидуальных характеристик производится на заключительном этапе изготовления путем назначения связей между компонентами. БМК относят к классу полузаказных микросхем. 238 К микросхемам собственно PLD относятся, в частности, микросхемы программируемой постоянной памяти, речь о которых будет идти в следующей главе, и применение которых связано с высокой избыточностью, обусловленной представлением функций в форме СДНФ. Ниже рассматриваются микросхемы PLD, специально разработанные для реализации логических функций. В зависимости от структуры можно выделить следующие типы PLD: PLA (ПЛМ) – программируемые логические матрицы (Programmable Logic Array), содержащие программируемые матрицы вентилей И и ИЛИ; PAL (ПМЛ) – программируемая матричная логика (Programmable Array Logic), содержащие программируемую матрицу вентилей И и жесткую (с постоянными связями) матрицу вентилей ИЛИ; GAL (БМЛ) – базовая матричная логика (Generic Array Logic), соответствующая улучшенному варианту ПМЛ, дополненному программируемыми выходными ячейками (OLMC – Output Logic Macro Cell); FPGA (ППВМ) – программируемые полем вентильные матрицы (Field Programmable Gate Array), являющиеся логическим продолжением концепций GA и PLD и построенные на логических ячейках, структуру которых и связи между которыми можно конфигурировать с использованием внутренней памяти. Запоминающие устройства (ЗУ) служат для хранения информации. Совокупность ЗУ ввиду различия функциональных свойств, назначения и многообразия технического исполнения образует в ЭВМ разветвленную иерархическую структуру. Различают внутреннюю и внешнюю память ЭВМ. Внешняя или архивная память выполняется в виде устройств с механически перемещающимся носителем информации (магнитные и оптические диски, магнитные ленты, барабаны и др.) и служит для хранения больших объемов информации. Внешняя память имеет в то же время и большое время доступа к хранимой информации. В данном учебном пособии устройства внешней памяти не рассматриваются. 239 Внутренняя память строится на полупроводниковых микросхемах и обеспечивает достаточно быстрый поиск и извлечение информации. В иерархии внутренней памяти можно выделить следующие уровни: сверхоперативная память, располагающаяся в структуре процессора и построенная на регистрах, которые обладают быстродействием, соизмеримым с быстродействием ядра процессора. Этот наиболее быстродействующий вид ЗУ имеет малую информационную емкость и хранит информацию, наиболее востребованную процессором; кэш-память, служащая для хранения копий информации, используемой в текущих операциях обмена. Кэш-память также обладает высоким быстродействием, ее наличие сокращает число обращений к основной памяти и повышает производительность компьютера; оперативная или основная память (ОЗУ, RAM – Random Access Memory), хранящая основной объем информации, используемой процессором. Исполняемый в текущий момент фрагмент программы обязательно перемещается из внешней памяти в оперативную; постоянная память (ПЗУ, ROM – Read Only Memory), которая служит для хранения неизменяемых программ и констант, не исчезающих при отключении питания. Параметры ЗУ характеризуют его функциональные возможности. К числу основных параметров ЗУ относятся: 1) информационная емкость – объем хранимой информации, выражаемый в битах или байтах (8 битов). Отдельный бит хранится элементом памяти, двоичное слово (байт или несколько байтов) – ячейкой памяти, то есть набором элементов памяти с одновременной адресацией. Часто информационную емкость выражают в килобитах (килобайтах) и мегабитах (мегабайтах), для этого используются множители K 210 и M 220 ; 2) организация ЗУ – произведение двух чисел, одно из которых указывает количество ячеек памяти (адресов) ЗУ, а другое – разрядность ячеек памяти: 64 8 , 32K 8 , 2 M 1 ; 240 3) быстродействие ЗУ дается рядом показателей: время доступа – время от момента первого обращения к ЗУ до мо- мента, когда становится возможным запись или чтение данных; время записи – интервал времени от момента поступления сигнала записи до момента, когда информация оказывается зафиксированной в ЗУ; время считывания – интервал времени между моментом появления сигнала чтения и выдачей информации из ЗУ; длительность цикла – интервал времени между повторными опера- циями чтения или записи; полоса пропускания или производительность – произведение коли- чества записываемых или считываемых в единицу времени слов на их разрядность. Так при темпе передачи слов 100 МГц при их разрядности 8 бит ЗУ имеет производительность 800 Мбит/с; 4) энергонезависимость – способность ЗУ сохранять информацию при отключении питания. Энергонезависимость может быть естественной, присущей самим элементам памяти, и искусственной, например, за счет резервирования источника питания. Кроме того, микросхемы ЗУ и ПЛИС, как и другие микросхемы, характеризуются параметрами входных и выходных сигналов, напряжением питания, мощностью потребления и пр. 3.1 Структуры полупроводниковых ЗУ 3.1.1 Классификация ЗУ По способу доступа к информации ЗУ делятся на адресные и ассоциативные. При адресном доступе код на адресных входах указывает номер ячейки памяти, в которую записывается или из которой читается информация. При ассоциативном доступе поиск информации ведется по некоторому признаку самой информации, например содержимому заданных разрядов ячеек памяти, а результатом поиска являются адреса ячеек памяти, где хранится такая информация. Адресные ЗУ преобладают в общей памяти компь241 ютера, доступ к ячейкам памяти в них может быть произвольным (время обращения не зависит от адреса ячейки памяти) или последовательным (для нахождения ячейки памяти необходимо просмотреть все ячейки с адресами от текущего до искомого). Адресные ЗУ делятся на оперативные и постоянные. Оперативные ЗУ (ОЗУ, RAM – Random Access Memory) хранят данные и программы, которые могут быть изменены в произвольный момент времени. ОЗУ обычно не обладают свойством энергонезависимости. Различают статические и динамические ОЗУ. В статических ОЗУ элементами памяти служат триггеры, снабженные цепями адресации. По международной классификации статические ОЗУ получили название SRAM (Static RAM). В динамических ОЗУ элементом памяти служит конденсатор, заряженное или разряженное состояние которого соответствует единице или нулю. Поскольку конденсатор не способен сохранять заряд произвольно долго, то в динамических ОЗУ предусматривается режим регенерации для восстановления зарядов. Международное обозначение таких устройств – DRAM (Dynamic RAM). Динамические ОЗУ отличаются наиболее высокой информационной емкостью при малой стоимости и по этой причине преобладают в основной памяти. Статические ОЗУ уступают динамическим по емкости и стоимости, однако имеют более высокое быстродействие. На динамических элементах памяти строятся схемы кэш-памяти, буферы FIFO и LIFO, память микроконтроллеров. Упомянутые буферы FIFO и LIFO относятся к ЗУ с последовательным доступом, данные в них записываются и читаются соответственно в прямом (First In – First Out) и обратном (Last In – First Out) порядке. Буферы LIFO известны также как стековые ЗУ. В постоянных ЗУ (ПЗУ, ROM – Read Only Memory) данные либо не изменяются вовсе, либо изменяются редко в специальном режиме нередко с выемкой из аппаратуры. В рабочем режиме микросхемы ПЗУ используются 242 только для чтения информации. ПЗУ могут быть масочными и программируемыми пользователем. Однократная запись в масочном ПЗУ (Mask ROM или ROM(M)) производится в процессе изготовления интегральной микросхемы путем введения или удаления связей между элементами. Для этого один из фотошаблонов (масок), отвечающий за металлические межсоединения, делается нестандартным и соответствующим закладываемой информации. Для обозначения программируемых ПЗУ используется буква П – ППЗУ (зарубежное обозначение PROM, где P – Programmable). В памяти EPROM (Erasable Programmable ROM) стирание прежней информации перед записью новой осуществляется облучением кристалла ультрафиолетовыми лучами через специальное прозрачное окно в корпусе микросхемы. В памяти EEPROM или, иначе, E2PROM (Electrically Erasable Programmable ROM) стирание производится электрическим способом. Память типа флэш (Flashmemory) подобна памяти EEPROM, но имеет некоторые структурные отличия, которые будут рассмотрены ниже. Хотя запоминающие устройства в ЭВМ строятся с использованием разных физических принципов, их структуры имеют много общего. Микросхемы памяти снабжаются управляющими входами, допускающими их объединение в модули памяти. В качестве примера условного обозначения ЗУ на рис.3.1а показано изображение статического оперативного ЗУ, входы и выходы которого имеют следующее назначение: А1 ... Аk (Adress) - адресные входы; DI1 … DIm (Data In) - информационные входы ; DO1 … DOm - (Data Out) информационные выходы; WR / RD - ( Write / Re ad ) запись/чтение; CS - (Chip Select) выбор кристалла. Число адресов ячеек памяти определяется количеством адресных входов и равно 2 k , разрядность каждой ячейки равна числу информационных вхо- 243 дов/выходов m, следовательно, информационная емкость микросхемы составляет C 2 k m . Разрядные шины записи/чтения DI RAM DO 1 1 2 2 3 3 4 4 A 1 2 3 4 Рис.3.2. Структура ЗУ типа 2D ЭП ЭП ij Адресные шины Y W R CS ЭП ЭП i а) ЭП ЭП j Адресные шины X Рисунок 3.1 – БИС оперативного ЗУ: а – условное обозначение, б – фрагмент запоминающего массива из двухкоординатных элементов памяти БИС ЗУ состоит из запоминающего массива с элементами памяти (ЭП), организованного в прямоугольную матрицу, и электроники управления. Элементы памяти в запоминающем массиве располагаются в точках пересечения строк и столбцов. В зависимости от способа адресации ЭП могут однокоординатными, если имеется лишь один адресный вход, и двухкоординатными с двумя адресными входами. Фрагмент матрицы из ЭП с двухкоординатной выборкой показан на рис.3.1б. Элемент памяти с номером ij оказывается выбранным, если возбуждена горизонтальная адресная шина i и вертикальная адресная шина (столбец) j. Именно в этот ЭП записывается, либо читается из него бит информации. Электроника управления включает: - блок управления, воспринимающий сигналы CS и WR / RD и руководящий остальными блоками микросхемы; - дешифратор адреса, возбуждающий адресные шины в соответствии с кодом адреса; - усилители записи/чтения; - буферные каскады для согласования ЗУ с внешними схемами. 244 В зависимости от емкости памяти и принятой системы выбора ЭП применяются следующие основные структуры статических ЗУ: 2D, 3D, 2DM. 3.1.2 Структуры полупроводниковых ЗУ Структура 2D В показанной на рис.3.2 структуре 2D, еще называемой словарной структурой, применяются ЭП с однокоординатной адресацией, строки которых в матрице соединены с соответствующими адресными шинами. Таким образом, по любому адресу выбираются одновременно все ЭП строки, в которые производится запись или чтение целого m-разрядного слова. Каждый ЭП оборудован ключами, которые замыкаются при наличии сигнала на адресной шине WL (Word Line) и через которые ЭП подключается к паре разрядных шин BL1 (Bit Line 1) и BL0 (Bit Line 0). Выбор строки ЭП – возбуждение адресной шины осуществляется дешифратором адреса DC при наличии разрешающего сигнала CS (Chip Select). Информационные шины каждого столбца (разряда) BL1 и BL0 подключены к буферу данных BD, состоящему из набора m парафазных усилителей записи/чтения, режим котоDC A0 A1 WL0 ЭП ЭП ЭП ЭП ЭП ЭП ЭП ЭП ЭП ЭП ЭП ЭП WL1 WL2 WL3 ЭП BL1 BL1 BL0 ЭП BL0 BL1 ЭП BL1 ЭП BL0 BL0 CS WR/RD DI DO Рисунок 3.2 – Структура ЗУ типа 2D 245 рых задается сигналом WR / RD ( Write / Re ad ). Входами усилителей записи служат информационные входы DI (Data In) микросхемы, а выходами усилителей чтения - информационные выходы DО (Data Out). Наличие входа CS позволяет объединять БИС в модули памяти большей емкости. В отсутствии сигнала выбора CS все адресные шины WL пассивны (логический 0), а усилители чтения в буфере данных BD удерживаются в состояниях с высоким выходным сопротивлением, то есть отключены от выходов DO. При поступлении сигнала CS дешифратор DC в соответствии с адресом выбирает строку ЭП, в которые по шинам BL1, BL0 через усилители записи заносится входное слово DI при WR / RD 0 , или же через усилители чтения при WR / RD 1 выводится хранимое слово DO. Недостаток словарной организации состоит в сложности дешифратора, так как при большой емкости требуется дешифратор с большим числом выходов и большим числом адресных формирователей, что неэкономично по объему оборудования. Поэтому словарная организация ЗУ применяется в БИС небольшой емкости. Структура 3D Структура 3D или матричная структура ЗУ позволяет существенно упростить дешифрацию адреса за счет выбора ЭП по двум координатам. В отличие от системы 2D, где матрица ЭП чаще всего имеет прямоугольную конфигурацию с числом строк значительно меньшим числа столбцов, матрица ЭП в ЗУ типа 3D обычно выполняется квадратной. Квадратная конфигурация запоминающего массива позволяет уменьшить общее количество адресных шин. Действительно, если код адреса разбить на две части: r и (k - r) разрядов, то емкость ЗУ равна С = 2r 2(k-r), и не зависит от порядка разбиения. Общее же число адресных шин при неизменной емкости зависит от r: АШ 2r 2( k r ). 246 Минимум АШ , который можно найти, приравняв DCX нулю производную функции АШ БУ ( r ) , получается k k/2 рядного ЗУ системы 3D держит k-разрядный регистр адреса, который ЭП ЭП ЭП ЭП ЭП M k/2 (рис.3.3) кроме квадратной матрицы ЭП (М) со- ЭП 2 DCY А RGA Структура однораз- 1 k/2 при r = k/2. 1 2 k/2 ЭП ЭП ЭП DCX WR / RD Буфер данных БУ CS DI 1 бит разделяется на две равные части по k/2 разрядов, по- DO 1 бит Рисунок 3.3 – Структура ЗУ типа 3D ступающие на два дешифратора по координатам X и Y. При поступлении кода адреса и наличии обращения ( CS 0 ) дешифратор DCY выбирает одну строку матрицы ЭП, а дешифратор DCX - один столбец этой матрицы. В результате оказывается выбранным единственный ЭП на пересечении активных строки и столбца. Именно в AX этот ЭП записывается бит данных k/2 при WR / RD 0 или из него считы- DCX 2k/2 вается один бит при WR / RD 1 . Поэтому в буфере данных достаточно иметь по одному усилителю заAY DCY писи и усилителю чтения. Разрядная Mm k/2 2k/2 M1 M2 шина имеет соединения со всеми без исключения ЭП (это могут быть две отдельные шины для записи и для считывания). Для хранения многоразрядных m-разрядное слово Рисунок 3.4 – Многоразрядное ЗУ по системе 3D 247 слов ЗУ строится из множества матриц ЭП, которые управляются общими дешифраторами адреса (рис.3.4). Каждая матрица отвечает за хранение одного разряда 2 k слов, а устройство в целом образует как бы объемную фигуру, что и объясняет происхождение обозначения 3D. Недостаток структуры 3D заключается в более сложной схеме ЭП с двухкоординатной выборкой и значительной длине разрядных шин, обусловливающей работу усилителей записи и чтения в режиме с повышенной емкостной нагрузкой. Модифицированная структура 2DM Модифицированная структура 2DM применяется в БИС ЗУ повышенной емкости и сочетает в себе отдельные черты систем 2D и 3D. Как и в структуре 2D дешифратор по координате Y выбирает целую строку ЭП, однако в отличие от структуры 2D длина строки не равна разрядности слов, а многократно превышает ее. Запоминающая матрица имеет размерность 2k n m2n , причем столбцы матрицы сгруппированы по 2n разрядных шин в группе, всего имеется m групп, где m – разрядность хранимых слов. Как и в системе 3D k-разрядный код адреса ячейки памяти разбивается на две части A AY AX ak 1ak 2 ...an an 1an 2 ...a0 , одна из которых управляет дешифратором строки ЭП, а другая определяет номер выбираемого ЭП в группе. В качестве примера на рис.3.5 представлена структура ПЗУ с организацией 2DM. Дешифратор первой части кода адреса AY возбуждает все m2 n ЭП выбранной строки, однако мультиплексоры с организацией «2n→1», соединенные с разрядными шинами каждой группы, в соответствии с содержанием второй части кода адреса AX выбирают лишь по одному ЭП из каждой группы (выбранные шины и активные ЭП выделены на рис.6.5). Таким образом, на выходах мультиплексоров оказывается m-разрядное двоичное слово, которое выводится на выходы ЗУ при поступлении разрешающего сигнала на вход CS. Можно показать, что оптимальной с точки зрения затрачиваемого оборудования в структуре 2DM, как и в структуре 3D, является квадратная 248 k-n AY DCY Матрица 2k-n m2n . . . . . ЭП ЭП … ЭП ЭП ЭП … ЭП ЭП ЭП … ЭП ЭП ЭП … ЭП ЭП ЭП … ЭП ЭП ЭП … ЭП ЭП ЭП … ЭП ..... ЭП AX ЭП … ЭП MUX 2n→1 n ЭП ЭП … ЭП MUX 2n→1 MUX 2n→1 CS & & Dm Dm-1 & ..... D1 m-разрядное слово данных Рисунок 3.5 –. Структура ЗУ типа 2DM матрица ЭП. В квадратной матрице сокращается общая длина строк и столбцов, уменьшается нагрузка по адресным и разрядным шинам и, следовательно, обеспечивается повышенное быстродействие ЗУ. В ЗУ динамического типа, обладающих примерно в пять раз более высокой информационной емкостью, чем статические ЗУ, применяется именно система 2DM, которая имеет некоторые особенности. Во-первых, код адреса ячейки памяти вводится в два этапа по одним и тем же входам: сначала в один регистр записывается адрес строки RAS (Row Address Select), затем в другом регистре фиксируется адрес столбца CAS (Column Address Select). Это позволяет уменьшить количество выводов БИС и уменьшить ее габариты. Во- вторых, в динамическом ЗУ предусматривается режим регенерации информации, которая производится по- A0 A1 A2 A3 A4 A5 A6 A7 A8 RAM DO RAS CAS строчно. Для перебора строк в состав БИС включают счетчик адреса регенерируемой строки. Пример условного обозначения динамического ОЗУ показан на W/R DI Рисунок 3.6 – УГО динамического ОЗУ 249 рис.3.6. 3.1.3 Память с последовательным доступом Буферы FIFO и LIFO В памяти с последовательным доступом используется принцип продвижения информации по цепочке элементов памяти подобно тому, как это происходит в регистре сдвига. В качестве ЗУ с последовательным доступом может также использоваться область адресного ЗУ со специальным управлением адресом доступа. Основными представителями этого вида памяти являются буферы FIFO и LIFO. Буфер FIFO (First In – First Out), структура которого приведена на рис.3.7, представляет собой ЗУ для хранения очередей данных с тем же поm DI их поступления. Моменты записи слов в ЗУ данного типа и чтения WR С CT Q k WR AWR R 1 слов из него задаются внешними сигналами управления независимо RD друг от друга. Благодаря этому воз- R С CT Q k RD ARD R 2 DO можен разный темп приема и выдачи m == слов, что необходимо, например, при нерегулярном приеме данных по асинхронному каналу с последую- Двухпортовый регистровый файл рядком вывода слов, что и порядок S T R & & Буфер пуст Буфер полон щей синхронной обработкой в цифровом устройстве. Рисунок 3.7 – Структура буфера FIFO Перед началом работы счетчик адреса записи (СТ1) и счетчик адреса чтения (СТ2) сбрасываются сигналом R. В процессе записи адрес записи увеличивается на единицу при каждом обращении – по каждому импульсу разрешения записи WR. То же самое происходит со счетчиком адреса чтения при поступлении каждого импульса разрешения чтения RD. Таким образом, 250 адрес чтения всегда «гонится» за адресом записи. Если адреса сравняются при чтении (для этого в схеме предусмотрен компаратор), то это означает то, что буфер пуст. Если адреса сравняются при записи, то это свидетельствует о том, что буфер полон (адресами занята вся емкость счетчика). В том и другом случаях следует прекратить дальнейшее чтение или запись слов. Стековая (магазинная) память типа LIFO (Last In – First Out) удобна для запоминания массива слов без адресации их при записи и чтении. Последнее записанное слово в процессе чтения появляется первым. Аппаратно стек может быть организован на реверсивных сдвигающих регистрах, либо может быть реализован в выделенной области оперативной памяти с соответствующим управлением адресацией. Видеопамять Видеопамять работает в циклическом режиме, длина цикла равна количеству элементов изображения (пикселей – сокращение от англ. picture element) одного кадра изображения, формируемого на экране монитора. Текущее состояние пикселя определяется двоичным словом, извлекаемым из видеопамяти в данном такте цикла. Это слово может быть одноразрядным битом, если достаточно лишь обозначить свечение данного пиксела (бинарное изображение), или многоразрядным словом при высококачественном воспроизведении цветного изображения. Таким образом, видеопамять представляет собой запоминающее устройство с потактным продвижением информации, то есть по существу сдвигающий регистр с числом разрядов, равным числу пикселей в растре изображения. При этом каждый разряд регистра выполняется либо в виде единственного элемента памяти (случай бинарного изображения без полутонов), либо в виде многоразрядного регистра для случая более информативного изображения. В последовательность хранимых данных включаются специальные служебные коды кадровых и строчных синхросигналов, позволяющие запускать развертку кадра изображения. 251 Изображенная на рис.3.8 упрощенная структура микросхемы видеопамяти включает множество соединенных последовательно параллельных регистров, образующих в совокупности многоразрядный сдвигающий регистр, закольцованный через двухканальный многоразрядный мультиплексор. Параллельные регистры чаще выполняются на элементах памяти динамического типа, обеспечивающих повышенную емкость при невысокой стоимости устройства. 0 MX 1 DI A D RG D 0 0 1 1 2 2 3 3 D RG D 0 0 1 1 2 2 3 3 D RG D 0 0 1 1 2 2 3 3 C C C DО C A == CT C Код синхронизации кадра Запрос передачи R T B R P R T S & S Разрешение передачи Кадровая синхронизация Рисунок 3.8 – Структура видеопамяти Схема работает в двух режимах, первый из которых соответствует циклическому воспроизведению кадра изображения, а второй – передаче нового кадра из памяти компьютера. В режиме циклического воспроизведения кадра RS-триггеры в устройстве сброшены, в мультиплексоре открыт верхний канал передачи данных, поэтому сдвигающий регистр закольцован через мультиплексор и хранимые данные непрерывно переписываются с выхода DO на вход цепи параллельных регистров. Появление на выходе кода кадрового синхросигнала обнаруживается компаратором, который вырабатывает сигнал кадровой синхронизации, инициирующий начало развертки (элементы, отвечающие за строчную развертку, для простоты опущены). Пакетная запись новой информации в устройство начинается после появления запроса на передачу информации синхронно с появлением очередного кадрового синхросигнала, что обеспечивают входящие в схему триггеры. 252 При этом вырабатывается сигнал Разрешение передачи, который посредством мультиплексора подключает к входу цепи регистров вход записываемых данных DI. После записи целого кадра счетчик импульсов с модулем, равным длине кадра, переполняется и своим импульсом переноса сбрасывает триггеры, возвращая устройство в исходный режим циклического повторения кадра. 3.1.4 Логическая структура постоянного ЗУ Постоянные ЗУ предназначены для хранения информации, которая в зависимости от типа ЗУ либо не изменяется вовсе, либо может изменяться редко в специальном режиме программирования. Программирование ПЗУ всех типов заключается в создании или разрушении связей между адресными и разрядными шинами в матрице ЭП. Основное достоинство ПЗУ заключается в их энергонезависимости: информация не разрушается при отключении питания. Функциональная схема ПЗУ (рис.3.9а) включает полный дешифратор адреса (жесткую матрицу вентилей И) и программируемую матрицу вентилей ИЛИ. Каждому адресу соответствует определенный возбужденный выход дешифратора, который через плавкие перемычки, показанные волнистыми линиями, подключен к соответствующим входам всех без исключения элементов ИЛИ. Если перемычка в процессе программирования сохранена, то на выходе данного элемента ИЛИ будет читаться «1», если разрушена – «0». Таким образом, если, как показано на рис.3.9б, микросхема ПЗУ имеет 8 адресных входов и 6 выходов, то число адресов ячеек памяти будет 28 256 , именно столько входов должен иметь каждый из шести вентилей ИЛИ, а ем1 . . . A . . . A DC 0 1 0 2 1 . 2 . . . . . . DO1 1 1 . . . . . . . DO2 . . . 2 CS 1 . . . DOm m A ROM 0 D0 1 2 D1 3 D2 4 D3 5 D4 6 D5 7 б) а) Рисунок 3.9 – Функциональная схема (а) и условное графическое обозначение (б) ПЗУ 253 кость памяти равна 256 6 1536 бит. По способу записи информации (способу программирования) выпускаемые в настоящее время ПЗУ делятся на: масочные однократно программируемые ЗУ типа ROM(M), запись информации в которые осуществляется на завершающем этапе технологического процесса изготовления с помощью нестандартного фотошаблона (маски), отвечающего за металлические соединения на кристалле; однократно программируемые ЗУ типа PROM, информация в кото- рые записываются пользователем с помощью специальных программаторов; репрограммируемые ЗУ типов EPROM и EEPROM (E2PROM), в ко- торых возможна замена информации на новую после предварительного стирания старой информации, причем в микросхемах EPROM (или РПЗУ-УФ) старая информация стирается ультрафиолетовым облучением, а в микросхемах EEPROM (или РПЗУ-ЭС) стирание производится электрическим способом. 3.1.5 Применение программируемых ПЗУ Программируемая постоянная память используется не только для хранения информации, но и для решения разнообразных задач обработки информации. ППЗУ применяются, в частности, в качестве универсальных комбинационных узлов, для построения цифровых автоматов с памятью, для выполнения арифметических операций и воспроизведения функциональных зависимостей. ППЗУ с n адресными входами и m выходами реализует аппаратным способом таблицу истинности: каждой комбинации n аргументов, составляющих адрес ячейки памяти, ставятся в соответствие значения m логических функций, которые можно ввести в процессе программирования. В ППЗУ логические функции реализуются в СДНФ: адрес сначала дешифрируется, возбуждение одного выхода дешифратора (адресной шины) соответствует одной из конъюнкций СДНФ, а присутствие этой конъюнкции 254 на выходе задается связью этого выхода дешифратора с выходной (разрядной) шиной ППЗУ. Таким образом, число возможных конъюнкций в реализуемой СДНФ равно 2n. Какой-либо минимизации функций при подготовке задачи к решению не требуется, более того, если функция уже минимизирована, то ее придется развернуть до формы СДНФ. Это делается либо заполнением карты Карно и последующей записью функции без объединения единиц, либо введением в каждую конъюнкцию недостающих аргументов xi путем умножения конъюнкции на равные единице выражения xi x i с последующим раскрытием скобок. Например, минимизированное выражение y x1 x2 x3 приводится к форме СДНФ следующим образом: y x1 x2 x 3 x1 x2 x 2 x3 x 3 x2 x 3 x1 x1 x1 x2 x3 x1 x2 x 3 x1 x 2 x3 x1 x 2 x 3 x1 x2 x 3 . Так как минимизации функций не предусматривается, то затраты элементов памяти здесь велики, однако цена ЭП в ППЗУ намного ниже цены логического элемента в традиционном исполнении, поэтому при использовании всего (10-20)% элементов памяти применение ППЗУ может оказаться выгодной. Следует отметить, что продолжительность выполнения логической операции в ППЗУ равно времени чтения информации из него, что может оказаться дополнительным преимуществом. В общей схеме цифрового автомата, показанной на рис.3.10, ППЗУ выполняет функции его комбинационной части, а функции элементов памяти возложены лельный на парал- p регистр. Начальная установка регистра задает исходное состояние q элементов памяти (разрядов реги- k Вх A ROM 0 D0 1 2 D1 3 D2 4 D3 5 D4 6 D5 7 CS q Вых q Такт Нач. установка D 0 1 2 3 RG Q 0 1 2 3 C R стра). По этому состояРисунок 3.10 – Цифровой автомат с использованием ППЗУ 255 нию и комбинации k входных сигналов из ППЗУ считывается код следующего состояния памяти и p выходных сигналов. В каждом новом такте работы, задаваемом тактирующими импульсами регистра, автомат переходит в новое состояние в соответствии с заложенной в ППЗУ информацией. При числе адресных входов ППЗУ, равном n k q , и разрядности ячеек памяти m pq емкость памяти ППЗУ должна быть не менее C 2 k q p q . Как пример частной реализации подобного автомата можно назвать генератор последовательности двоичных слов, в котором k p 0 и, следовательно, единственным входом устройства является тактовый вход регистра, а выходами автомата служат выходы регистра. Арифметические операции и числовые функциональные зависимости воспроизводятся ППЗУ в табличном виде, то есть математические действия не производятся, а ППЗУ по заданным значениям аргументов выводит на выход заранее записанное значение функции. Для реализации арифметических операций код адреса разделяют на несколько частей по числу аргументов, например, как показано на рис.3.11, на две части x и y. Каждой комбинации xi и yj, то есть каждому адресу ППЗУ ставится в соответствие содержимое ячейки памяти zij как результат арифметической операции. Точность выполнения операции зависит от емкости ППЗУ. Пусть, например, разрядность функции равна разрядности аргументов m n 2 , а заданная относительная погрешность вычислений – погрешность квантования переменных составляет . Тогда m n 2 1 и поскольку емкость памяти микросхемы должна отвечать неравенству C 2 n m 22 m m 2 2 . Понятно, что даже при скромной точности от такого арифметического узла может потребоваться астрономическая емкость памяти. Ситуация обостряется при увеличении числа аргументов функции. В таких случаях полезно сочетать табличный и алгоритмический методы, используя кусочнолинейную аппроксимацию функции, когда в памяти хранятся только узловые 256 значения функции, а в промежутках между узлами значение функции вычисляется в предположении, что между узлами она изменяется линейно. z n/2 x y n/2 A ROM 0 D0 1 2 D1 3 D2 4 D3 5 D4 6 D5 7 m m разрядов n/2 точек x z n/2 точек CS y Рисунок 3.11 – Воспроизведение функциональной зависимости z = f (x,y) 3.1.6 Объединение БИС ЗУ в модули памяти Для увеличения информационной емкости микросхемы ЗУ собирают в модули памяти - функционально законченные устройства хранения информации с общими средствами внешнего сопряжения. Увеличение информационной емкости достигается либо путем наращивания разрядности хранимых слов, либо путем увеличения количества ячеек памяти, либо ставит целью одновременное увеличение количества слов и их разрядности. Количество разрядов ЗУ увеличивают путем объединения нескольких микросхем по адресным и управляющим входам, информационные входы и выходы микросхем используются параллельно, при этом разрядность слов расширяется во столько раз, сколько использовано микросхем. Например, как показано на рис.3.12а, соединение указанным образом двух одинаковых микросхем ОЗУ вдвое увеличивает разрядность при сохранении прежнего числа ячеек памяти (адресов). Количество слов, хранимых в ЗУ, наращивается путем объединения соответствующих информационных входов и выходов микросхем (рис.3.12б), адресных входов (младшие разряды адреса), а также их входов управления режимом WR / RD . Старшие k разрядов адреса с помощью дешифратора осуществляют выбор рабочей микросхемы по ее входу CS. Таким образом, количество адресных входов становится равным n k . Объедине257 ние соответствующих выходов микросхем допустимо, благодаря третьему состоянию выходов невыбранных микросхем. n A n WR RD CS RAM A DI WR m DI 2m A DI WR m DO RD CS k 1 RAM A DI WR DO RD CS A m m DO 2m CS 0 1 2 E DC 0 1 2 3 4 5 6 7 . . . . A DI WR DI WR m DO RD CS 1 RAM m m DO DO RD CS 2 . . . . 2 а) RAM A DI WR m RAM RD CS RD m DO 8 б) Рисунок 3.12 –. Наращивание разрядности ЗУ (а) и увеличение числа хранимых слов (б) Одновременное наращивание ЗУ по количеству разрядов и количеству слов достигается путем двумерного размещения БИС памяти, в которой по одной координате наращивается разрядность, а по другой - количество слов. Структура модуля памяти в этом случае соответствует рис.3.10б, с тем отличием, что на место каждой микросхемы RAM устанавливается группа микросхем, объединенных подобно схеме рис.3.12а. 3.1.7 Флэш-память Флэш-память (Flash-Memory) по принципу действия подобна РПЗУ с электрическим стиранием информации типа EEPROM с программированием плавающих затворов. Термин flash (вспышка) относится к процессу стирания информации, которое осуществляется либо для всей памяти сразу, либо для достаточно больших блоков, в отличие от РПЗУ, где возможно стирание отдельных слов. Это позволяет упростить электронику управления и повысить уровень интеграции микросхемы. Двумя основными направлениями применения флэш-памяти являются: 258 хранение достаточно редко изменяющихся данных. Микросхемы данного направления еще называют Boot Block Flash Memory по наименованию Boot-блоков, в которых информация надежно защищена от несанкционированного стирания; замена внешней памяти на магнитном или оптическом носителе (Flash-File Memory). Микросхемы данного направления имеют более развитые средства перезаписи информации. На рис.3.13а показана структура запоминающей матрицы микросхемы флэш-памяти, обеспечивающей произвольный доступ к однотранзисторным элементам памяти. Каждый столбец матрицы представляет собой множество параллельно соединенных транзисторов. Разрядные линии выборки находятся под высоким потенциалом. Все транзисторы невыбранных строк закрыты. Когда на словарную линию выборки (адресную шину) поступает сигнал, то открываются и передают высокий уровень напряжения на разрядные шины считывания те транзисторы, в плавающих затворах которых отсутствует заряд электронов и, следовательно, пороговое напряжение транзисторов имеет нормальное (не повышенное) значение. Словарные линии выборки Разрядные линии выборки n A FFM CE WP WE OE D RY/BY RP BYTE VCC GND m б) Разрядные линии считывания а) Рисунок 3.13 – Структура матрицы накопителя флэш-памяти (а) и условное обозначение микросхемы файловой флэш-памяти (б) 259 Микросхемы флэш-памяти имеют, в отличие от микросхем РПЗУ, более сложное управление, поскольку в рабочем режиме выполняется не только чтение данных, но и стирание старых и записи новых данных. Поэтому микросхемы флэш-памяти содержат в своей структуре внутренние командный регистр и автомат управления. Пример условного графического обозначения микросхемы файловой флэш-памяти, выполняющей функции жесткого диска и сохраняющей программную совместимость со средствами управления памятью, представлено на рис.3.13б. Выводы микросхемы имеют следующее назначение: A - адрес блока, а также байта или слова в пределах блока; CE - вход разрешения, отсутствие сигнала на котором переводит мик- росхему в режим покоя с минимальным энергопотреблением; WP - защита от несанкционированной записи, низкий уровень этого сигнала разрешает защиту от записи и стирания, если в блоке данных имеется бит запрещения записи; WE - управляет доступом к внутреннему автомату управления процес- сами записи/стирания; OE - открывает выходные буферы или переводит их в третье состоя- ние; RY / BY - показывает занятое или готовое к новым операциям состояние внутреннего автомата; RP - при низком уровне переводит микросхему в состояние глубокой экономии мощности с прекращением работы внутреннего автомата; BYTE - задает байтовый или словарный режим работы микросхемы, от- личающиеся разрядностью слов и адресов; D - двунаправленная шина данных и команд для внутреннего автомата. В микросхемах последовательной флэш-памяти адреса и данные вводятся через единственный контакт в последовательной форме. В такой микросхеме резко увеличивается время передачи данных, однако столь же резко упрощается структура управления, уменьшается корпус и сокращаются габа260 риты и стоимость. Микросхемы последовательного типа используются как альтернатива жестким дискам в портативных компьютерах, а также как индивидуальные съемные устройства хранения данных. Наибольшую емкость памяти имеют в настоящее время микросхемы флэш-памяти, выполненные по технологии StrataFlash, известной также как память на многоуровневых ячейках (MLC – Multilevel Cells). В плавающем затворе транзистора такого элемента памяти фиксируется не только наличие или отсутствие заряда, но и его величина, которая может иметь несколько значений, что соответствует хранению не одного, а нескольких битов информации. В процессе считывания информации на соединенный с адресной шиной затвор транзистора подается напряжение, определяется значение тока канала и путем сравнения с установленными порогами находится соответствующее этому току информационное содержание, например пары битов. Микросхемы файловой флэш-памяти в настоящее время реально конкурируют с накопителями на жестких дисках, в них достигнуты следующие основные параметры: площадь кристалла 170 мм2, топологические нормы 19 мкм; емкость памяти до 128 Гбайт; напряжение питания 2,7 – 3,6 В; скорость программирования до 50 мкс на записываемое слово; режим глубокого понижения мощности (Flash*Freeze), потребление в котором составляет менее 1 мкА. На микросхемах файловой флэш-памяти в настоящее время строятся твердотельные дисковые накопители (SSD – Solid State Drive), емкость которых достигает 1 терабайта. 3.2 Элементы памяти 3.2.1 Элемент памяти статического ОЗУ Область применения дорогостоящих статических ОЗУ – память с наиболее высоким быстродействием. Элемент памяти статического ОЗУ вы261 полняется в виде симметричного триггера, снабженного цепями выборки и связи с разрядными шинами. Как любой триггер, такой элемент способен хранить информацию, пока включено питание. Хотя принципиально возможно построение триггерного элемента памяти по любой схемотехнологии, в настоящее время ведущей стала технология КМОП, поскольку, выйдя на субмикронный уровень, КМОП схемы при сохранении низкого энергопотребления приобрели высокое быстродействие. Типовая схема статического Адресная шина АШi КМОП элемента памяти с однокоординатной выборкой, показанная UCC VT5 на рис.3.14, представляет собой триггер, состоящий из пары ин- VT1 VT3 VT2 VT4 VT6 верторов (VT1, VT2 и VT3, VT4) с перекрестными обратными связями, который подключен к проти- Усилитель чтения вофазным разрядным шинам данных D j , D j через каналы транзисторов VT5 и VT6. Выбор ЭП Dj Dj Рисунок 3.14 – Статический КМОП элемент памяти осуществляется подачей высокого уровня напряжения на адресную шину, с которой связаны затворы транзисторов VT5 и VT6. При этом транзисторы открываются и подключают выходы (они же входы) триггера к разрядным шинам. В режиме хранения ЭП не выбран, низкий уровень напряжения на адресной шине удерживает закрытыми транзисторы VT5 и VT6, поэтому ЭП отключен от разрядных шин и его триггер остается в одном из двух стабильных состояний. В режиме чтения производится выбор ЭП по адресной шине, транзисторы VT5 и VT6 открываются и подключают выходы триггера к разрядным шинам. С разрядными шинами связаны входы усилителя чтения, который выдает из ЗУ значение хранимого бита в данном разряде слова. 262 В режиме записи также производится выборка ЭП, после чего на разрядные шины подается парафазное напряжение, соответствующее записываемому биту. Например, для записи «0» на разрядную шину D j подается низкий уровень напряжения, а на разрядную шину D j - высокий уровень напряжения. При этом триггер устанавливается в состояние, диктуемое ему по разрядным шинам. Для двухкоординатной выборки ЭП последовательно с транзисторами VT5 и VT6 включают еще по одному такому же транзистору, затворы которых соединяют со второй адресной шиной. Статические ОЗУ энергозависимы – при отключении питания информация в VD1 UCC E них теряется. Для придания статическому ОЗУ искусственного свойства энергонезависимости на время отключения основного питания матрицу ЭП подключают к резервному источнику питания, Матрица ЭП VD2 Рисунок 3.15 – Способ резервирования питания в статическом ОЗУ например, к аккумуляторной батарее (рис.3.15). В рабочем режиме матрица ЭП в микросхеме питается от основного источника UCC током, протекающим через диод VD1. В случае аварии основного питания по мере понижения U CC к матрице ЭП автоматически подключается источник резервного питания Е, поскольку начинает проводить диод VD2, а диод VD1 запирается. 3.2.2 Элемент памяти динамического ОЗУ Принцип работы ЭП динамического типа основан на запоминании уровня напряжения на конденсаторе, заряженное или разряженное состояние которого соответствует 1 и 0. Интегральные конденсаторы имеют малую емкость и хранят небольшие заряды. Для работы с ними наиболее подходят МОП-транзисторы, обладающие очень малыми токами утечки. Даже столь малые токи утечки приводят к разряду конденсатора, поэтому в динамических ОЗУ предусматривается специальный режим регенерации зарядов ЭП. 263 Среди разнообразных конденсаторных ЭП наибольшее распространение в новейших разработках динамических ОЗУ получили отличающиеся наибольшей компактностью однотранзисторные ЭП. Как и в других динамических ЭП «1» и «0» отождествляется с наличием или отсутствием заряда на запоминающей емкости С. На рис.3.16а представлен фрагмент схемы динамического ОЗУ - столбец однотранзисторных ЭП, соединенных с i-ой разрядной шиной. Каждый ЭП состоит из конденсатора С, связанного с разрядной шиной РШ через канал транзистора VT. Затвор транзистора подключен к адресной шине АШ, появление высокого уровня напряжения на которой соответствует выбору ЭП. К разрядной шине подключен усилитель записи, задача которого состоит в подаче на разрядную шину либо высокого, либо низкого уровня напряжения в режиме записи, а также регенерирующий усилитель чтения, речь о котором пойдет ниже. В режиме хранения ЭП не выбран, низкий уровень напряжения на адресной шине удерживает транзистор VT закрытым, на конденсаторе С в зависимости от значения бита либо сохраняется полученный прежде заряд, либо он остается разряженным. В режиме записи усилитель записи подает на разрядную шину либо высокий уровень напряжения для записи «1», либо низкий уровень напряжения для записи «0». После этого осуществляется выбор ЭП (строки ЭП) подачей высокого уровня напряжения на адресную шину. При этом транзистор VT открывается и в зависимости от состояния разрядной шины происходит или заряд конденсатора С, или его разряд. Далее сигнал возбуждения с адресной шины снимается и ЭП переходит в режим хранения. Операция чтения выполняется в два этапа. Вначале до выбора ЭП усилитель чтения – триггер приводится в искусственное симметричное состояние путем замыкания его выходов между собой через канал транзистора (рис.3.16а), открываемый подачей напряжения U П на его затвор. В схемотехнике КМОП такое замыкание допустимо и не приводит к возникновению 264 РШi АШ0 ЭПi0 С . . . . АШk UC V T СРШ t +U - U UРШ UРШ0 UРШ0 t ЭПik UАШ С Хранение «0» V T Запись«1» Запись«0» Чтение «0» Запись «1» Хранение «1» Чтение «1» t б) UCC Усилитель записи СФР Ш 1 а) UП 1 Усилитель чтения Рисунок 3.16 – Фрагмент схемы динамического ОЗУ (а) и временные диаграммы сигналов (б) опасных сквозных токов. Подключение емкости «фиктивной» разрядной шины CФРШ к неиспользуемому плечу триггера обеспечивает полную симметрию его нагрузок. В результате такой подготовки на обоих выходах триггера и, следовательно, на разрядной шине устанавливается некоторое напряжение U РШ 0 , уровень которого близок к половине питающего напряжения. Далее с некоторой задержкой на адресную шину поступает сигнал выборки, одновременно снимается напряжение подготовки U П с транзистора в усилителе чтения. Поскольку триггер усилителя чтения находился к этому моменту в «неправильном» симметричном состоянии, то он благодаря перекрестной положительной обратной связи немедленно приходит в одно из устойчивых состояний. Направление переключения триггера зависит от напряжения на запоминающем конденсаторе ЭП, которое подключается к разрядной шине через канал уже открытого транзистора VT. Происходит перераспределение зарядов между емкостью ЭП и емкостью разрядной шины 265 CРШ , в результате чего напряжение на емкости разрядной шине получает приращение U с тем или иным знаком (рис.3.16б). Именно в направлении этого приращения и происходит переключение триггера усилителя чтения. Поскольку в процессе переключения триггера транзистор VT в ЭП остается открытым, то попутно решается и задача регенерации заряда на конденсаторе ЭП: он или подзаряжается до напряжения источника питания U CC , или же разряжается до нуля. Так как регенерация информации происхо- дит при каждом обращении к строке ЭП для чтения, то для регенерации информации достаточно периодически обращаться к ОЗУ. 3.2.3 Элементы памяти ПЗУ Элементами памяти в масочных и программируемых ПЗУ могут быть любые полупроводниковые приборы, которые, будучи подключенными к разрядной шине, способны выполнять функцию ИЛИ. На рис.3.17 показан пример схемы масочного ПЗУ с диодами в узлах пересечения адресных и разрядных шин. Записи «1» по данному адресу в данном разряде соответствует наличие диода в узле пересечения, записи «0» - его отсутствие (или отсутствие соединительного проводника). При возбуждении адресной шины высокий потенциал через диод, подключенный в узле матрицы, передается на разрядную шину (чтение «1»). Если же связи диода в данном узле матрицы нет, то по данному разряду ПЗУ выводится логическая «0». Микросхемы ПЗУ типа PROM про- АШ граммируются удалением или созданием перемычек, подключающих полупроводниковый прибор (например, тот же диод) в узле матрицы. В исходном состоянии микросхемы имеются (или отсутствуют) РШ Рисунок 3.17 – Матрица диодных ЭП масочного ПЗУ все перемычки. После программирования 266 остаются (или возникают) только необходимые. На рис.3.18 изображены варианты схем диодных ЭП программируемой микросхемы. По варианту (а) запись информации осуществляется выжиганием перемычек из материала с повышенным удельным сопротивлением (нихром или другой сплав) большим током. По варианту (б), напротив, создается проводящий участок путем пробоя полупроводникового рn-перехода повышенным обратным напряжением (в заготовке ЗУ встречное включение диодов равноценно разрыву цепи). АШ АШ АШ РШ АШ РШ РШ а) РШ б) Рисунок 3.18 – Элементы памяти программируемых ПЗУ до и после программирования: а – с плавкими перемычками, б – с встречно включенными диодами В качестве ЭП репрограммируемых ПЗУ широко применяются МОП транзисторы с «плавающим» затвором, который не имеет электрического вывода. «Плавающий» затвор может быть единственным (в ЗУ ультрафиолетовым стиранием информации EPROM) или дополнительным к основному управляющему затвору (в ЗУ с электрическим стиранием EEPROM и микросхемах флэш-памяти) (рис.3.19). Плавающий затвор Затвор Исток РШ АШ Сток UCC n+ n+ К усилителю чтения p n+ SiO2 а) б) Рисунок 3.19 – Структура МОП транзистора с плавающим и управляющим затворами (а) и его подключение в РПЗУ типа EEPROM (б) 267 Отличие такого транзистора от обычного состоит в конструкции затвора, представляющего собой изолированное проводящее включение, отделенное от поверхности кристалла прозрачным слоем окиси кремния SiO2 толщиной 100 -120 мкм. Плавающий затвор не имеет металлического вывода. Принцип действия транзистора основан на образовании проводящего канала между истоком и стоком, если на «плавающем» затворе имеется электрический заряд. Для перевода транзистора в открытое состояние (запись «1») между стоком и подложкой прикладывается обратное напряжение, которое электрически пробивает pn-переход сток-подложка. Часть инжектируемых из кристалла носителей попадает в диэлектрик, дрейфует к плавающему затвору и накапливается в нем. Величина накопленного заряда пропорциональна времени записи. Из-за очень низкой проводимости оксида SiO2 в режиме считывания накопленный заряд не уменьшается. В серийных БИС РПЗУ данного типа гарантируется сохранение заряда в течение нескольких лет. Для изменения информации в РПЗУ типа EPROM старую информацию стирают с помощью ультрафиолетового облучения сквозь прозрачное окно в корпусе микросхемы. При этом изолятор SiO2 ионизируется и происходит фотоэмиссия носителей из «плавающего» затвора в подложку. После стирания возможна запись новой информации. ЭП в ЗУ типа EEPROM выполняется на основе двухзатворного транзистора, имеющего основной затвор с электрическим выводом и плавающий затвор. В таком транзисторе оксид между плавающим затвором и каналом имеет меньшую толщину (порядка 10 нм). Благодаря этому оказывается возможным при повышении напряжения между затвором и каналом перемещать электроны из затвора в канал и обратно по механизму туннелирования Фаулера-Нордхайма (транзисторы ETOX – Extremely Thin Oxide и FLOTOX – Floating-gate Tunneling Oxide). Таким образом, в EEPROM как запись, так и стирание осуществляются электрическими сигналами. В то же время пло- 268 щадь ЭП РПЗУ с электрическим стиранием больше, а их стоимость выше, чем РПЗУ с ультрафиолетовым стиранием. 3.3 Программируемые логические устройства 3.3.1 Базовые матричные кристаллы Стоимость проектирования заказных специализированных БИС чрезвычайно высока, поэтому применение заказных БИС экономически оправдано лишь при их массовом производстве. Базовые матричные кристаллы (БМК, GA – Gate Array), появившиеся на рынке в 1975 году, стали эффективным средством реализации нестандартных схем цифровых систем в виде БИС, позволившим сократить время и затраты на проектирование при достаточно скромных объемах производства. Плата за сокращение сроков и стоимости проектирования – неоптимальность характеристик (площадь кристалла, быстродействие). БМК представляет собой совокупность регулярно расположенных на кристалле топологических фрагментов, между которыми имеются свободные зоны для создания межсоединений. Изготовителем предлагается матрица из вентилей с фиксированной геометрией, в соответствии с требованиями заказчика структурируются только металлические межсоединения. Обычно цифровые БМК содержат до 25000 вентилей КМОП. Ядро БМК составляют базовые ячейки, представляющие собой наборы компонентов, достаточных для создания функционального узла заданной сложности. По периферии кристалла вблизи контактных площадок располагаются буферные ячейки ввода/вывода повышенной мощности. Кроме того, очень часто на кристалле размещают также тестовые структуры для проверки функционирования спроектированной матричной БИС. Различают канальные, бесканальные и блочные структуры БМК. Классический канальный вариант архитектуры БМК (рис.3.20а) содержит центральную часть с матрицей регулярно расположенных базовых ячеек (БЯ), каждая из которых включает нескоммутированные транзисторы и резисторы, 269 варианты соединений которых между собой для получения стандартных логических элементов заложено в машинную библиотеку. Между блоками БЯ имеются свободные зоны для проведения металлических межсоединений (каналы), которые могут быть вертикальными, горизонтальными или же их совокупностью. Недостатком канальной структуры является низкая степень интеграции компонентов, так как каналы занимают большую площадь (до 65% общей площади). Базовые ячейки (БЯ) Базовые ячейки (БЯ) Буферные ячейки Каналы трассировки Контактные площадки Контактные площадки б) а) Матрица БЯ Регистр 16 разрядов ОЗУ ПЛМ г) в) Рисунок 3.20 – Структуры БМК: а – канальная, б – бесканальная, в – блочная, г – состав типовой базовой ячейки КМОП Поэтому впоследствии появились БМК с бесканальной архитектурой, где центральная часть состоит из плотноупакованных рядов БЯ и не имеет каналов трассировки (рис.3.20б). Поэтому иногда такую структуру называют «море вентилей». Межсоединения осуществляются поверх незадействован270 ных областей с транзисторами. Достоинства бесканальной архитектуры - сокращение длины и емкости межсоединений, за счет чего уменьшается задержка передачи сигналов, а также повышение плотности упаковки компонентов. Рост уровня интеграции требует размещения на БМК все более сложных устройств, что привело к разработке блочной структуры (рис.3.20в). В такой структуре в БМК реализуется несколько блоков – подматриц со структурой БМК меньшей размерности. Между блоками располагаются трассировочные каналы, а сами блоки включают собственные буферные ячейки для связи с другими блоками. Библиотека блочной БМК содержит готовые схемные конфигурации для логических элементов и узлов, а также памяти разных типов. БМК блочного типа могут включать кроме конфигурируемой по требованиям пользователя части и постоянную часть в виде законченных функциональных узлов обработки и хранения данных. Пример состава простой базовой ячейки КМОП типа показан на рис.3.20г. Проектирование БИС на основе БМК выполняется с использованием библиотеки реализуемых на нем схем. Пользуясь библиотекой, разработчик создает схемы из проверенных частей (как бы из ИС малой интеграции). Проектирование полузаказной матричной БИС существенно проще проектирования заказной БИС, так как топология фрагментов и их размещение известны и задача проектирования - суть задача трассировки межсоединений. Итоговая документация на БИС с БМК содержит топологию слоев, задающих рисунок межсоединений. Эта информация, хранящаяся на машинных носителях, используется далее для управления графопостроителем и изготовления фотошаблонов. 3.3.2 Программируемые микросхемы PLD Программируемые логические матрицы Программируемые логические матрицы (ПЛМ, PLA) предназначены для реализации логических функций в форме ДНФ с предварительной мини271 мизацией. ПЛМ состоит из программируемой И-матрицы для создания термов (конъюнкций аргументов) и программируемой ИЛИ-матрицы для образования дизъюнкций термов. На рис.3.21 показана функциональная схема ПЛМ и фрагмент варианта ее принципиальной схемы. ПЛМ содержит m входных инверторов для образования пар аргументов х i , х i , l вентилей И, каждый из которых имеет 2m входов по числу возможных комбинаций аргументов, и n вентилей ИЛИ с l входами каждый. Следует отметить, что число термов логического произведения аргументов меньше числа 2m в отличие, например, от микросхем памяти, где имеется полный дешифратор адреса (жесткая матрица из 2 m конъюнкторов). Каждый выход ПЛМ снабжен буфером с тремя состояниями выхода, передающим результат логической обработки аргументов при наличии разрешающего сигнала СS. Итак, функциональные возможности ПЛМ отражаются тремя числами: числом входов m, числом термов l и числом выходов n. ПЛМ способна воспроизводить n логических функций от m аргументов, причем каждая функUCC x1 1 1 1 2 & 1 1 2 1 2 & 2m l 1 y1 x1 1 x1 1 2 xm 1 2m 1 И 1 l 2m-1 2m 1 2 & & l 1 yn x2 ИЛИ x2 UCC CS Рисунок 3.21 – Структура и фрагмент принципиальной схемы ПЛМ l термов ция может быть образована как дизъюнкция из l конъюнкций. Информационная емкость ПЛМ равна количеству программируемых элементов памяти: 272 С = (2m + n) l. (2m - так как хi берется в прямом и инверсном виде). В качестве примера рассмотрим реализацию функций y1 и y2 трех аргументов: y1 x1 x 2 x3 x1 x2 x3 , y2 x1 x 2 x3 x1 x2 x 3 x1 x 2 x 3 x1 x 2 x3 , которые после минимизации преобразуются к виду: y1 x1 x3 , y2 x1 x 2 x 2 x3 x1 x2 x 3 . Таким образом, для реализации достаточно И-матрица x1 1 иметь ПЛМ с тремя входами, четырьмя термами и двумя выходами (рис.3.22). Звездочками в местах пересечения горизонтальных и вертикальных линий матриц И и ИЛИ на упрощенном изоб- x2 1 x3 1 & & & & ражении ПЛМ обозначены сохранен- 1 ные после программирования ПЛМ 1 перемычки на соответствующих входах вентилей И и ИЛИ (если показывать все входы вентилей, то изображе- y1 y2 ИЛИ-матрица Рисунок 3.22 – Реализация функции на ПЛМ ние становится громоздким). В базовую схему ПЛМ могут быть введены некоторые усовершенствования для расширения ее функциональных возможностей. Во-первых, желательно иметь возможность программировать вывод функций в прямом или инверсном виде. Во-вторых, часто необходимы выходы типа tri-state (три состояния), что позволяет, в частности, использовать некоторые выходы и как входы. Наконец, в отдельных применениях полезным оказывается возможность промежуточного запоминания результатов логического преобразования. На рис.3.23 показана схема ПЛМ, в которой на выходах ИЛИ-матрицы установлены вентили ИСКЛЮЧАЮЩЕЕ ИЛИ для управления полярностью выхода: если на втором входе этого вентиля имеется 0, то он работает как буфер, если же на втором входе появится 1, то выход инвертируется. Это 273 предоставляет возможность выбора между прямой и инверсной реализацией функции, экономя термы логического произведения. Кроме того, в схеме имеется обратная связь с выходов ИЛИ-матрицы, которая называется обращенной матрицей (complement array). Эта обратная связь способствует экономии термов в тех случаях, если в записи функции имеются, например, скобочные выражения. x1 1 x2 1 x3 1 1 1 & & & & & & & 1 1 & & y1 =1 & =1 y2 Рисунок 3.23 – ПЛМ с выходными вентилями ИСКЛЮЧАЮЩЕЕ ИЛИ и обращенной матрицей в обратной связи Выпускаются также ПЛМ, в которые входят элементы памяти, а также ПЛМ репрограммируемого типа с ультрафиолетовым стиранием старой информации. Программируемая матричная логика Программируемая матричная логика (ПМЛ, PAL) в отличие от ПЛМ имеет одну программируемую И-матрицу, входы ИЛИ-матрицы имеют постоянное подключение к определенным термам И-матрицы. С помощью ПМЛ многие функции могут быть реализованы с меньшими аппаратными затратами, чем в случае ПЛМ. В то же время жесткая структура ИЛИ-матрицы 274 не дает возможности использовать одинаковые термы для совместной минимизации функций. ПМЛ более эффективно используется при воспроизведении типичных для x1 x2 1 x3 1 1 практики систем логических функций, & не имеющих больших пересечений друг & 1 y1 1 Yn & с другом по одинаковым термам. В та- & ких случаях возможность использования выходов любых конъюнкторов любыми & дизъюнкторами становится излишней. & На рис.3.24 показан пример схемы & ПМЛ, имеющей 3 входа, и 3 выхода, функция на которых образуется из 4 термов логических произведений. В сравнении с ПЛМ микросхемы & И-матрица ИЛИ-матрица Рисунок 3.24 – Пример схемы ПМЛ с 3 входами, n выходами и 4 термами ПМЛ имеют меньшую функциональную гибкость ввиду жесткости ИЛИматрицы, однако их изготовление и программирование проще. Преимущества ПМЛ особенно проявляются при проектировании несложных комбинационных узлов. Базовая матричная логика (БМЛ, GAL) соответствует усовершенствованному варианту ПМЛ, в котором на выходах включены программируемые ячейки (OLMC – Output Logic Macro Cell). GAL изготавливаются по технологии КМОП, совмещенной с технологией электрически стираемых EEPROM. Поэтому они имеют малую рассеиваемую мощность и высокое быстродействие. Данные микросхемы можно многократно (до 2000 раз) программировать и стирать. Пример структуры микросхемы GAL представлен на рис.3.25. Обычный набор элементов ПМЛ дополнен выходными блоками OLMC, каждый из которых кроме вентиля ИЛИ с количеством входов по числу конъюнкций включает элемент ИСКЛЮЧАЮЩЕЕ ИЛИ для управления полярностью вы275 хода, триггер для запоминания результата преобразования и несколько мультиплексоров, посредством которых обеспечивается управление выходом и цепью обратной связи в И-матрицу. 3.3.3 Оперативно перестраиваемые FPGA Микросхемы ППВМ (программируемая пользователем вентильная матрица, FPGA - Field Programmable Gate Array) явились дальнейшим развитием концепции программируемых логических интегральных схем. В FPGA электрическим способом и достаточно оперативно, даже в процессе работы аппаратуры, можно перестраивать как логическую структуру функциональных блоков, так и межсоединения между ними. Логические функции FPGA и межсоединения определяются данными, хранящимися во внутренних статических элементах памяти, в совокупности образующих «теневое» ЗУ. Состав БИС FPGA FPGA включает функциональные блоки нескольких видов (рис.3.26): идентичные по составу конфигурируемые логические блоки (КЛБ, CLB – Configurable Logic Block) в виде матрицы в центральной части кристалла; блоки ввода-вывода (БВВ, IOB – Input/Output Block), размещенные по периферии кристалла; конфигурируемые блоки межсоединений в зонах между БВВ и КЛБ, включающие: - связные блоки (СБ, CB – Connection Block) для выполнения соединений выводов КЛБ с линиями вертикальных и горизонтальных каналов общего назначения; - переключательные блоки (ПБ, SB – Switch Block) для коммутации линий коммутационных каналов; - универсальное коммутационное кольцо (VersaRing), предназначенное для выполнения связей БВВ с каналами трассировки КЛБ; 276 размещенные в углах кристалла блоки тактовых менеджеров (ТМ, CM – Clock Manager), содержащие средства управления тактовыми сигналами и представляющие собой, например, устройства PLL или DLL (см. п.2.4.2). Любой БВВ можно настроить для выполнения функций разнообразных буферов, в том числе с тремя состояниями выхода и с запоминанием. Каждый КЛБ настраивается индивидуально и может выполнять простые логические функции нескольких аргументов, либо функции триггерной схемы. Конфигурация цепей межсоединений также может изменяться для формирования сложных логических функций и построения узлов, состоящих из многих КЛБ и БВВ. БВВ ТМ БВВ БВВ БВВ БВВ БВВ БВВ БВВ БВВ Универсальное коммутационное кольцо Универсальное коммутационное кольцо БВВ БВВ БВВ БВВ БВВ БВВ БВВ БВВ КЛБ СВ КЛБ СВ КЛБ СВ КЛБ СВ ПБ СВ ПБ СВ ПБ СВ КЛБ СВ СВ КЛБ T СВ D T D T D T C C C D T D T D T D T C C C C C СВ ПБ СВ КЛБ СВ D T D T D T D T D T D T C C C C C C Рисунок 3.26 – Расположение функциональных блоков на кристалле FPGA В зависимости от требуемого быстродействия межсоединения разделяются на соединения общего назначения для передачи сигналов между любыми блоками, прямые соединения для обмена сигналами смежных блоков практически без задержки и длинные линии для ввода и вывода сигналов. 277 Межсоединения представляют собой сетку вертикальных и горизонтальных металлических проводников, в местах пересечения которых расположены программируемые переключающие точки (PIP - Phisical Intrconnect Point) - транзисторы, управляемые битами «теневого» ЗУ. Это дает возможность реализовывать практически любой маршрут трассировки и получать для критических цепей задержку менее 0,1 нс. Такими переключающими точками снабжены блоки СБ и ПБ (рис.3.27), причем каждое пересечение линий в ПБ (ромбики на рис.3.27б) имеет целых шесть PIP, обеспечивающие передачу сигналов влево/вправо или вверх/вниз, а также изменять направление передачи сигнала. С помощью средств универсального коммутационного кольца можно переназначать внешние выводы микросхемы относительно контактов на самом кристалле. Это повышает функциональную гибкость и универсальность FPGA, позволяя сохранить неизменной распайку выводов микросхемы на плате после изменения реализуемого FPGA проекта. КЛБ КЛБ СБ PIP ПБ а) PIP б) Рисунок 3.27 – Структура связного (а) и переключательного (б) блоков Как следует из сказанного, линии межсоединений и средства их коммутации являются важнешим компонентом FPGA. Линии связи в микросхеме сегментированы, то есть составлены из отдельных проводящих участков (сегментов), которые можно соединить друг с другом с помощью PIP. Система межсоединений содержит сегменты разной длины, что обеспечивает коммутируемость блоков при минимальном числе используемых PIP и суммарной задержки сигналов. Отличительной особенностью FPGA является возможность перепрограммирования функций КЛБ, БВВ и межсоединений путем перезагрузки в 278 «теневое» ЗУ информации о ее конфигурации. Это позволяет получать разные устройства на одном и том же кристалле FPGA в динамическом режиме, то есть в течение малого времени и во время работы микросхемы в составе аппаратуры. Автоматическую загрузку информации о конфигурации обеспечивают специальные схемы на кристалле FPGA. Исходные данные о конфигурации могут находиться в энергонезависимом ПЗУ, установленном на печатной плате рядом с FPGA, или в файле внешнего ЗУ. В активном режиме FPGA обладает высоким быстродействием (время выработки функции КЛБ до 1 нс), в пассивном режиме напряжение питания снижают без потери конфигурации для уменьшения потребляемой мощности. Типовая архитектура FPGA, например серий ХС2000 - ХС4000 фирмы Xilinx (США) включает от 100 до 2048 КЛБ, от 74 до 512 БВВ, что эквивалентно множеству от 1800 до 125000 логических вентилей с временем задержки распространения 4...6 нс. Логическая структура БВВ и КЛБ БВВ располагаются по всем четырем сторонам кристалла и служат для сопряжения внутренней части FPGA через выводы с внешними устройствами, при этом каждому выводу микросхемы соответствует один БВВ, который может конфигурироваться как вход, выход или двунаправленный порт. Типовая структура БВВ (рис.3.28а) включает программируемый через вывод I входной канал и программируемый выходной буфер, порог переключения которого можно запрограммировать на сопряжение либо с микросхемами ТТЛ, либо КМОП. Входной сигнал, поступающий на вывод корпуса, в зависимости от настройки мультиплексора либо проходит во внутреннюю часть БИС непосредственно, либо запоминается триггером. Триггеры всех БВВ по одной стороне кристалла тактируются одними и теми же импульсами Т. В процессе конфигурирования триггеры сбрасываются в «0». 279 Мультиплексор, управляемый «теневым» ЗУ +5V U Вывод корпуса Выходной буфер О I Входной буфер D X A B C Y Логический блок D T C S D C R Т T Программируемый «теневым» ЗУ мультиплексор Назначение выводов: U - управление третьим состоянием О – выход I – вход T - тактирование а) Т б) Рисунок 3.28 –. Логическая структура БВВ (а) и КЛБ (б) В качестве КЛБ используются структуры различной «зернистости» (Granulurity), то есть степени простоты частей, из которых «собирается» нужная схема: «мелкозернистые» структуры уровня логических вентилей (SLC – Simple Logic Cell); универсальные логические модули на основе мультиплексора; универсальные логические модули табличного типа на основе ПЗУ (LUT – Look-Up-Table). В примерной логической структуре КЛБ, показанной на рис.3.28б, можно выделить три части: комбинационный узел для выработки логических функций; триггер для хранения одной из логических функций; узел соединений (мультиплексоры), предназначенный для внутренних соединений и управления. КЛБ имеет два выхода X и Y, четыре входа общего назначения A, B, C и D, а также тактовый вход Т. КЛБ может генерировать любую функцию четырех аргументов, настройка осуществляется 16-разрядным регистром «теневого» ЗУ. При воспроизведении функции можно использовать внутреннюю переменную с выхода триггера. 280 Порядок проектирования FPGA Применение FPGA предусматривает выполнение четырех этапов: 1) определение функций, алгоритма работы или схемы, которые должны быть реализованы в FPGA; 2) проектирование устройства на FPGA, то есть получение файла проекта и преобразование его в битовый поток конфигурации; 3) проектирование аппаратуры, в которой FPGA используется как уже существующее устройство с нужными функциями; 4) обеспечение загрузки битового потока конфигурации в «теневое» ЗУ - конфигурирование «чистой» FPGA. Проектирование схемы устройства на FPGA может осуществляться тремя способами: редактированием структуры выбранной БИС с использованием графического редактора специализированной САПР, позволяющего задать выполняемые функции каждого КЛБ и связи между ними. Логические функции КЛБ задаются в виде булевского выражения, трассировка может выполняться вручную или автоматически после перечисления выводов блоков, входящих в ту или иную цепь; вводом функциональной схемы БИС с помощью графического редактора, подобного редакторам современных версий программ моделирования электронных схем типа Electronics Workbench, Multisim, PSpice. Из библиотеки вызываются графические изображения элементов, между которыми проводятся связи; описанием алгоритма функционирования на одном из языков описания технических средств HDL (Hardware Description Languages). После ввода схемы проводится ее моделирование для выявления и исправления ошибок. Далее полученный проект автоматически преобразуется в битовый поток конфигурации. Конфигурация FPGA осуществляется путем загрузки этого битового потока в ее «теневое» ЗУ как в «длинный» сдвигающий регистр. 281 В результате задаются рабочие функции блоков и связи между ними. Для конфигурирования не требуется программатор и FPGA даже не извлекается из устройства, в котором она установлена. Программа конфигурации в виде последовательности битов может храниться в ПЗУ, либо поступать из внешнего источника. Во время работы FPGA можно вновь перевести в режим инициализации с первоначальным понижением питающего напряжения, после чего повторить процесс конфигурации. С & & & C OLMC & & & & x1 1 1 1 & y2 & y3 C OLMC 1 & & & & & & & & x3 y1 1 & & & & & & & & x2 & C OLMC 1 Рисунок 3.25 – Структура микросхемы базовой матричной логики GAL 3.4 Автоматизация проектирования цифровых устройств Элементная база современных ЭВМ - это БИС, сложность которых достигает уже миллионов компонентов на одном кристалле. Ввиду этого традиционные методы проектирования цифровых схем на дискретных компонентах оказываются непригодными для создания БИС. Достаточно сказать, что в случае БИС невозможным становится этап макетирования цифрового устройства и корректировка схемы по результатам натурных испытаний, по282 скольку внесение даже незначительных изменений в схему предполагает повторение всех дорогостоящих технологических процедур изготовления БИС. Невозможен также поиск неисправностей путем наблюдения сигналов в промежуточных точках схемы. Поэтому единственным способом проектирования БИС является применение компьютерных систем автоматизированного проектирования (САПР). В некотором смысле компьютеры с помощью человека ныне разрабатывают и производят компьютеры новых поколений. Методы проектирования заказных и программируемых микросхем существенно различаются. Чтобы составить представление о проблематике проектирования цифровых схем, рассмотрим вначале традиционный подход к созданию заказных БИС, после чего рассмотрим некоторые принципы проектирования электронных схем. 3.4.1 Этапы проектирования заказной БИС Автоматизированное проектирование БИС включает следующие этапы: 1) разработка технического задания – формулирование требований к функциональным свойствам, электрическим и временным параметрам, конструкции и показателям надежности на основе достигнутого уровня технологии; 2) структурное проектирование – разбиение устройства на функционально законченные операционные, управляющие и запоминающие блоки (функциональная декомпозиция). Каждый блок рассматривается как автономный «черный ящик» с внешним описание (параметры входов/выходов) и внутренним описанием (функция или алгоритм работы). В процессе декомпозиции общая функция устройства разбивается на все более простые функции, между которыми должны быть установлены определенные связи. В результате последовательного разбиения функции получается структура устройства; 3) функционально-логическое проектирование – представление отдельных блоков и устройства в целом на функциональном уровне (цифровые эле- 283 менты и узлы). На данном этапе осуществляется переход от функции блока к его логической структуре – синтез; 4) схемотехническое проектирование – расчет параметров интегральных компонентов для их математических моделей, создание базовых схемных решений и синтез принципиальной схемы. На этом этапе для проверки схемных решений применяется их моделирование с целью анализа статических и динамических характеристик с последующей оптимизацией в пространстве параметров компонентов; 5) топологическое проектирование – преобразование принципиальной схемы в топологический чертеж БИС путем размещения компонентов на поверхности кристалла и трассировки связей между ними. Результат данного этапа – получение топологического чертежа БИС и фотошаблонов всех ее слоев; 6) технологическое и конструкторское проектирование – разработка технологического процесса изготовления БИС, выбор корпуса, расчет тепловых режимов; 7) изготовление опытной партии и проведение испытаний. Таким образом, проектирование БИС представляет собой многоаспектный (функциональный, структурный, конструкторско-технологический) и многоуровневый процесс с выполнением многих шагов и итераций (повторных циклов по результатам моделирования). Иллюстрацией взаимосвязи различных уровней иерархической детализации проекта может служить диаграмма Гайски-Кана (D.Gajsky, S.Kang) (рис.3.29), на которой процесс проектирования отображается движением по спирали, начинающимся от функциональной спецификации и завершающимся определением топологии отдельных технологических слоев кристалла (полигонов). В отдельных случаях, например при разработке отдельной БИС, процедура проектирования может отображаться лишь фрагментом спирали. Последовательная декомпозиция проекта (дедуктивный метод) соответствует процессу нисходящего проектирования «сверху вниз» от техниче284 ского задания к конструкции устройства. Возможно также восходящее проектирование «снизу вверх», предусматривающее объединение простых блоков из библиотеки ранее апробированных элементов и узлов в более сложные до тех пор, пока не будет получена полная структура устройства. При разработке сложных проектов, выполняемых большим числом разработчиков, применяются оба подхода к проектированию – смешанная стратегия. СТРУКТУРНЫЙ АСПЕКТ S1 системный блочный регистровых передач вентильный схемный транзисторный ФУНКЦИОНАЛЬНЫЙ АСПЕКТ S2 F2 S3 F4 S4 S5 S6 F6 F3 F5 G6 G5 G4 G3 G2 G1 F1 функциональная спецификация алгоритм поток данных булевские выражения дифференциальные выражения уравнения электроннодырочной проводимости полигон транзистор, R, L, C И, ИЛИ, НЕ, триггер элементы кристалла (RG, MUX) КОНСТРУКТОРСКОТЕХНОЛОГИЧЕСКИЙ АСПЕКТ ИС печатной платы (МП, ОЗУ) устройства системы Рисунок 3.29 – Отображение процедуры проектирования БИС Многие этапы проектирования БИС выполняются с помощью САПР. В процессе структурного проектирования чаще всего используется математический аппарат теории массового обслуживания и соответствующие алгоритмические языки (GPSS, Simula). При анализе частей проекта, описываемых в понятиях теории динамических систем, ориентируются на программные пакеты MathCAD, MATLAB и SIMULINK. Детальное исследование фрагментов принципиальных схем, как правило, выполняется с помощью программы схемотехнического моделирования Spice (Simulation Program with Integrated Circuit Emphasis) в ее различных версиях (DesignLab 8.0, OrCAD 9.0) и др. Применяемая при изучении настоящего курса учебная программа Electronics Workbench, основные функции и параметры которой изложены в прилагаемом к 285 учебному пособию руководству по выполнению самостоятельных работ, также использует вычислительные алгоритмы Spice. Если на этапах 1-3, когда синтезируется структура БИС, ее функциональная и принципиальная схемы, роль ЭВМ не столь велика и она используется главным образом для проверки работоспособности созданных схем, то этапы 4, 5 к настоящему времени полностью автоматизированы. Рассмотрим основные особенности этапов 3...5, являющихся определяющими в процессе разработки функциональных узлов вычислительных устройств. При проектировании БИС моделирование всей схемы на уровнях компонентов оказывается невозможным ввиду чрезвычайной сложности математической модели схемы. Поэтому для сложных логических схем предусматривается этап функционально-логического проектирования на уровне функциональных узлов - фрагментов БИС. 3.4.2 Математические модели схем и принципы машинного расчета Макромодели логических элементов Для представления логических схем используются их макромодели, которые описывают зависимости выходных переменных от входных и внутренних переменных. Макромодели могут быть: 1) факторными (событийными), когда переменные представляются ло- гическими сигналами 0 и 1, а зависимости переменных описываются логическими функциями; 2) электрическими, когда переменные являются токами и напряжения- ми, а зависимости описываются уравнениями законов Кирхгофа и уравнениями компонентов - двухполюсников. Электрические макромодели представляются в виде эквивалентных электрических схем. При этом в макромодели можно выделить (рис.3.30а): 286 1) входной блок, отражающий входные характеристики моделируемого функционального узла; 2) выходной блок, характеризующий выходное сопротивление; 3) информационный блок, отражающий логику функционирования, формирующие свойства и задержки распространения сигналов. Входной блок Информ. блок Выходной блок а) UI1 I1(UC1) С1 UC1 UC2 UI2 Нуль-полюсник выбора min(UC1, UC2) I1(UC2) С2 R(UC3) UO Min(U) C3 E(minU) б) Рисунок 3.30 – Структура макромодели логического вентиля (а) и ее реализация на электрическом уровне (б) Закон функционирования информационного блока может задаваться либо в виде таблицы, либо аналитически. Распространен, в частности, элемент выбора минимума (максимума), представляющий собой управляемый источник напряжения, принимающего значение минимального (или максимального) из нескольких управляющих воздействий u min( u1 ,u2 ,...,un ) , i u max( u1 ,u2 ,...,un ) . i Такой элемент удобен для моделирования многовходовых логических схем, например u = min представляет функцию И, u = max - ИЛИ. Макроэлемент инверсии НЕ можно представить математической моделью: UО U OH U O U OL ( U IHT U ILT U I› ) UOH UOL UILT UIHT при U I U ILT , при U I U IHT , при U ILT U I U IHT . UI 287 Последовательное соединение макроэлементов выбора минимума и инверсии дает модель вентиля И-НЕ, а макроэлементов выбора максимума и инверсии - ИЛИ-НЕ. Полная макромодель элемента И-НЕ может иметь вид, показанный на рис.3.30б. Из макромоделей простейших логических элементов далее составляются функциональные схемы сложных узлов (триггеров, счетчиков, регистров), которые образуют макромодули второго уровня и т.д. Как отмечалось, все задачи схемотехнического проектирования (этап 4) сводятся к многократному анализу схемы при изменении входных воздействий и параметров элементов. Анализ схемы проводится по ее математической модели. Для получения математической модели схемы (ММС) сначала составляют эквивалентную схему, в которой каждый элемент (резистор, конденсатор, диод, транзистор и др.) представляется в виде набора двухполюсников, соединенных между собой так, чтобы их совокупность обладала характеристиками моделируемого элемента. Математические модели пассивных элементов представляют собой их основные уравнения, связывающие токи и напряжения в них: Резистор: U RI . Конденсатор: I C Индуктивность: U L dU . dt dI . dt Наиболее сложными являются модели нелинейных элементов, у которых ток и напряжение не связаны пропорциональной зависимостью. Это, например, модели всех полупроводниковых приборов, из которых ниже ограничимся упрощенными моделями биполярных транзисторов и диодов. Математические модели схем Для описания биполярного транзистора в профессиональных программах моделирования используются чрезвычайно сложные модели, учитывающие нелинейности параметров эквивалентных схем, таких как емкости переходов, объемные сопротивления областей транзисторной структуры и пр. 288 Первой (и достаточно примитивной) рабочей К моделью транзистора, созданной для компью- r’к терного анализа электронных схем, явилась Б линеаризованная модель Эберса-Молла и ее К модификации. В этой модели (рис.3.31): rб , rк , rэ - объемные сопротивления базы, к I’к Rуэ Сэ I’э Б r’э rб Э иI’э К I’к Ск Сэ торного переходов; I к I к 0 ( eU Ск Э C э ,C к - емкости эмиттерного э Rук Б коллектора, эмиттера; I э I э0 ( eU rб mТ 1) ; m 1) ; и коллек- Рисунок 3.31 – Модель ЭберсаЭ Молла биполярного транзистора Рисунок 3.32 – Упрощенная модель транзистора I э 0 , I к 0 - токи насыщения переходов; и И - прямой и инверсный коэффициенты передачи тока в схеме с общей базой. I акт .э I э И I к I акт .к I к I э Uэ , R уэ Uк , R ук Нелинейность емкостей Сэ и Ск, зависящих от напряжений на переходах Uэ и Uк, может быть учтена специальной подпрограммой их вычисления. Для цифрового моделирования часто используют упрощенное представление транзистора, при котором он описывается двумя дифференциальными уравнениями, отражающими электрические процессы в нем: dU э 1 ( I э I акт .э ) ; dt Cэ dU к 1 ( I к I акт .к ) . dt Cк Это дает возможность еще упростить модель транзистора до эквивалентной схемы, показанной на рис.3.32. Остальные параметры нелинейного транзи289 стора учитываются при помощи стандартных подпрограмм нелинейных элементов (заметим, что речь идет о разностно-итерационной модели для небольших приращений переменных на интервале t ). Совершенно аналогично строится модель диода, который по существу представляет собой один p-n К переход транзистора (рис.3.33): r dU с U U с Iа , dt rб Iа Iд б U С Uc Iд Rу А U , Rу Рисунок 3.33 – Модель диода I д I 0 ( eU m 1 ) . Т Здесь U - напряжение на диоде, Uc - напряжение на p-n переходе. Математическая модель схемы - это система уравнений, описывающих электрические процессы в схеме. В общем случае ММС представляет собой систему обыкновенных дифференциальных уравнений, в которых независимыми переменными могут быть узловые потенциалы, токи в ветвях и т.д. Очень часто используются также уравнения, в которых независимыми переменными считаются переменные состояния: напряжения на емкостях U Ci и токи в индуктивностях I Li . Метод переменных состояния удобен для применения явных методов численного интегрирования дифференциальных уравнений. Рассмотрим простейший пример – схему RC-цепи, показанную на рис.3.34. Процесс в ней определяется дифференциальным уравнением: dV Vвх V , RC . dt R При использовании метода Эйлера для численного решения уравнения имеем: Vi Vi 1 t ( Vв х Vi 1 ) t Vв х Vi 1 1 , V С Vвх t где: t - шаг интегрирования, Vi1 ,Vi - значения Рисунок 3.34 – RC-цепь 290 выходного напряжения на предшествующем и текущем шагах. Для монотонной сходимости интегральной кривой Vi и V в х ( V уст Vi Vi 1 ) необходимо, чтобы выполнялось условие t Если 1 t 1. 2 , то получаемые точки интегральной кривой будут коле- баться вокруг уровня V в х с затухающей амплитудой. Если t 2 , то ампли- туда таких колебаний увеличивается от шага к шагу и процесс интегрирования расходится. Входное воздействие V в х может изменяться во времени, рассуждения при этом не изменяются. В том случае, если моделируется сложная схема, постоянных времени цепей может оказаться несколько. Тогда шаг интегрирования следует выбирать по минимальному значению min с тем, чтобы обеспечить t min 1. Методы интегрирования дифференциальных уравнений могут быть самыми разными. Здесь рассматривается метод Эйлера только как один из возможных вариантов. Часто t const и выбирается автоматически, так как и min в нелинейных схемах может изменяться. Это делается для уменьшения времени интегрирования. Таким образом, в более сложных схемах система уравнений, описывающих схему, может быть представлена в виде: dV1 f1( V1 ,V2 ,...,Vm ,t ) dt dV2 f 2 ( V1 ,V2 ,...,Vm ,t ) dt . . . . dVm f m ( V1 ,V2 ,...,Vm ,t ) dt где: V1 ...Vm - переменные состояния ( U Ci , I Lj ). В левой части системы уравнений имеем и dU C / dt и dI L / dt , т.е. емкостные токи и индуктивные напряже- 291 ния. Каждое уравнение системы связывает, например, ток в i-ой емкости с напряжениями на емкостях схемы и с токами в ее индуктивностях. Процедуры вычислений Для получения цифровой модели схемы надо, следовательно, написать выражения пра- R3 C1 вых частей дифференциальных уравнений: H1 f1( V1 ,V2 ,...,Vm ,t ); H m f m ( V1 ,V2 ,...,Vm ,t ), Eк R4 R1 R2 C2 T2 T1 для чего используются законы Кирхгофа. Со- Рисунок 3.35 – Схема мультивибратора ставление модели проводится в следующем порядке (на примере мультивибратора рис.3.35): 1) по принципиальной схеме составляется эквивалентная схема (рис.3.36а), в которой вводятся обозначения узлов (всего их k) 1...7. Количество ветвей равно количеству элементов эквивалентной схемы P; 3 R1 R3 R4 C1 1 R2 C2 6 4 CК1 5 Rб1 CК2 Rб 7 CЭ1 2 6 Rб 4 Rб2 2 R4 5 СК1 Ребра Р R2 R3 Eк Хорды Х R1 1 СК2 Ек 7 2 СЭ2 1 СЭ1 CЭ2 0 а) 0 б) Рисунок 3.36 – Эквивалентная схема мультивибратора (а) и соответствующий ей граф (б): (P = k - 1, X = n-(k-1)) 2) выбираются направления токов во всех ветвях эквивалентной схемы. Направления токов задаются произвольно, кроме тока ветвей, которые входят в модели элементов и направление токов в которых уже предусмотрено подпрограммой вычислений; 3) строится граф эквивалентной схемы, на котором выделяется дерево графа. Дерево графа - любая совокупность из (k-1) ветвей, которая охватыва- 292 ет все вершины графа, не образуя ни одного замкнутого контура. Ветви дерева называются ребрами, а ветви, не входящие в дерево - хордами. Можно составить много деревьев для одного и того же графа, но обычно стараются получить нормальное дерево, в котором ветви включаются со следующим приоритетом: E, C, R, L, I. Граф и дерево графа рассматриваемой схемы представлены на рис.3.36б. Так как общее количество ребер P равно количеству элементов эквивалентной схемы, то число хорд Х (ветвей, не вошедших в дерево) будет равно X = P - (k - 1). При построении дерева стремятся, чтобы неправильные размещения или отсутствовали, или их количество было минимальным. Неправильным называют размещение, при котором емкостная ветвь попадает в число хорд, а индуктивная ветвь - в число ребер. Это приводит к уравнению в системе, отличающемуся по форме от других (т.е. отличающегося от формы dV / dt ... ). Для получения «правильного» уравнения в таком случае приходится применять дополнительные преобразования (выражать одни переменные через другие). Механизм этот прост и здесь не рассматривается; 4) заполняется топологическая матрица ( M -матрица) замкнутых состояний. M - матрица имеет (k - 1) столбцов (по числу ребер дерева) и X = p - (k - 1) строк по числу хорд. M -матрица заполняется в следующей последовательности. К дереву графа по очереди подключают хорды. При каждом подключении образуется один замкнутый контур. В строке с обозначением хорды (например R1 ) на пересечении со столбцами ребер, которые входят в контур, записывается «+», если направление тока в данном ребре совпадает с направлением тока в хорде, и «-» - в противном случае. Знак «+» записывается также, если ток хорды «втекает» в положительный полюс Е. Чтение матрицы M по строкам дает уравнения напряжений Ux M U р , 293 где U x и U р - векторы напряжений хорд и ребер. В результате по II закону Кирхгофа имеем систему уравнений: U R1 U R2 U R3 U R4 U R1 U R2 Ek U C Э1 U Ck1 ; Ek U C Э 2 U Ck 2 ; Ek U C1 U C Э1 U Ck1 ; (3.1) Ek U C 2 U C Э 2 U Ck 2 ; U C Э1 U C Э 2 U Ck 2 U C 2 ; U C Э 2 U C Э1 U Ck1 U C1 ; в которых активные напряжения выражены через емкостные напряжения. M R1 R2 R3 R4 R5 Rб2 ЕК СЭ1 СК1 - + - + - С1 С2 + СК2 + - + + + + + - + - СЭ2 - Чтение M - матрицы по столбцам дает по I закону Кирхгофа систему уравнений для токов: I C Э1 I R1 I R3 I R‡ 1 I R‡ 2 ; I Ck1 I R1 I R3 I R‡ 2 ; I C1 I R3 I R‡ 2 ; I C 2 I R4 I R ‡ 1 ; I I I I I ; R2 R4 R‡ 1 R2 CЭ 2 I I I I . R2 R4 R‡ 1 C2 (3.2) т.е. в матричной формуле имеем: t I p M Ix , где I p и I х - векторы токов ребер и хорд. Таким образом, емкостные токи выражаются через активные токи. Как же получаются дифференциальные уравнения вида dVi / dt H ? Это по существу система уравнений (3.2), так как, например dU C / dt I C / CЭ1 и т.д. Но активные токи I R можно выразить через VR / Ri , Э1 Э1 i i а VR подставить из (3.1). В результате будем иметь dVi / dt f ( V1 ,...,Vm ,t ) . i 294 Последовательность вычислений в процессе моделирования схемы заключается в следующем. 1. Имея VC , для (n - 1)-го шага интегрирования по формулам (3.1) выi числяются активные напряжения U R ...U R . ‡2 1 2. Путем деления напряжений на сопротивления резисторов VR / Ri , i получаются значения токов I R ( I R ...I R ) . i 1 ‡2 3. По формулам (3.2) вычисляются емкостные токи I C ...I Ck . Э1 2 4. С помощью подпрограмм расчета модели транзистора вычисляются значения U C ,U C ,U Ck ,U Ck для очередного шага интегрирования (двукратное Э1 Э2 1 2 обращение к подпрограмме с входными величинами I C , I Ck первый раз и Э1 1 I C Э 2 , I Ck 2 - во второй раз). 5. Вычисляются значения переменных H C1 I C1 / C1 и H C 2 I C 2 / C2 , т. е. определяются правые части соответствующих дифференциальных уравнений. По формулам интегрирования (метод Эйлера) определяются напряжения на C1 и C2 для n-го шага интегрирования: UC1n UC1( n1 ) tHC1 ; UC2 n UC2( n1 ) tHC2 . так как dU U H , и U U n U n 1 tH . dt t 6. Вычисляются значения выходных напряжений. Если выходом в данном случае является коллектор (узел 6), то U в ых U Ck 2 U C Э 2 . или U вых E U R2 . 7. Осуществляется переход к следующему (n + 1)-му шагу интегрирования. 295 Методика получения M -матрицы Методика получения M -матрицы достаточно формализована и может быть использована для автоматического составления с помощью ЭВМ. Исходные данные схемы вводятся в табличном виде, указывается обозначение элемента эквивалентной схемы и номера узлов, к которым они подключены. Например, для рассмотренного примера мультивибратора можно записать 1. 2. 3. 4. 5. 6. 7. ЕК CK1 СЭ1 C1 C2 СК2 СЭ2 3 1 2 1 5 6 7 0 2 0 4 6 7 0 8. 9. 10. 11. 12. 13. R1 Rб1 R3 R4 Rб2 R2 3 2 3 3 4 3 1 5 4 5 7 6 Идея алгоритма выбора ребер и хорд дерева для заполнения M - матрицы основана на поочередном замыкании ветвей (элементов), указанных в таблице. Каждое замыкание уменьшает число узлов на один: 1) если в строке замыкаемой ветви номера узлов не одинаковые, то это ребро дерева; 2) если одинаковые - хорда. После «замыкания» второй узел ветви получает номер первого, причем такое переименование выполняется для всех строк исходной таблицы. Далее процедура повторяется для всех оставшихся строк. Так для нашего примера: 1) Eк 3 0. Замена 0 на 3. Eк = ребро, 2) Cк1 1 2. Замена 2 на 1. Cк1 = ребро, 3) CЭ1 1 3. Замена 3 на 1. CЭ1 = ребро, 4) C1 1 4. Замена 4 на 1. C1 = ребро, 5) C2 5 6. Замена 6 на 5. C2 = ребро, 6) Cк 2 5 7. Замена 7 на 5. Cк 2 = ребро, 7) CЭ 2 5 1. Замена 1 на 5. CЭ 2 = ребро, 8) R1 5 5. R1 = хорда. Далее все ветви попадут в число хорд, так как остался один узел 5. 296 После этого построчно формируется M -матрица. Каждая строка соответствует подключению конкретной хорды (например, R1 ) и образованию при этом замкнутого контура. Алгоритм здесь следующий: 1) просматривается перечень ребер дерева. Если встречается ребро, один из узлов которого не повторяется в других ребрах и в подключенной хорде, то это ребро исключается из рассмотрения; 2) в связи с исключением из перечня ребер отдельных позиций, среди оставшихся также могут появиться ребра, имеющие один узел, не встречающийся в других ребрах. Такие ребра также исключаются; 3) процедура повторяется до тех пор, пока исключать будет уже нечего. Тогда в строке M -матрицы на пересечениях со столбцами оставшихся по- сле исключения ребер записывается 1. Возвращаясь к нашему примеру, перепишем перечень ребер дерева: 1. Eк 3 0 5. C2 5 6 2. Cк1 1 2 6. Cк 2 6 7 3. CЭ1 2 0 7. C Э 2 7 0 4. C1 1 4 При формировании первой строки хорде R1 3 M -матрицы, соответствующей 1, из перечня будут исключены C1 (узел 4 нигде больше в реб- рах и R1 не повторяется), C2 (из-за узла 5). Останутся 1. Eк 3 0 4. Cк 2 6 7 2. C1 1 2 5. CЭ 2 7 0 3. CЭ1 2 0 Теперь будет исключено ребро Cк 2 (из-за узла 6), а в следующем цикле - CЭ 2 (из - за узла 7). Останутся Eк , Cк1 и CЭ1 , на пересечении со столбцами которых будут поставлены 1 с соответствующими знаками. Точно так же заполняются остальные строки M -матрицы. 297 Расчет начальных условий Далее рассчитываются начальные условия, т.е. значения переменных Vi ( VC , I L ) i j для системы уравнений ММС в момент времени t 0 , с которого начинается расчет переходных процессов в схеме. Это также значения R б транзисторов и диодов, CЭ , Cк , I акт .э и I акт.к транзисторов, так как они изменяются в зависимости от режима. Расчет начальных условий можно выполнять по простым формулам, описывающим статическое состояние схемы. Но это потребует создать дополнительную модель схемы для статики, что увеличивает трудоемкость подготовки задач к решению. Кроме того, такие ММС статического режима не универсальны. Поэтому обычно для расчета статики используются все те же дифференциальные уравнения, и начальные условия рассчитываются как результат переходного процесса при включении питания при заблокированных входах. Для схем генераторов начальные условия не имеют смысла и не рассчитываются. Расчет разброса параметров Поскольку параметры элементов БИС являются случайными величинами, то и выходные параметры схемы - также случайные величины. Поэтому для определения степени технологического разброса выходных параметров устройства и оценки их соответствие техническим требованиям необходим расчет диапазонов их изменения с учетом характера распределения и пределов изменения внутренних и внешних параметров схемы. Для решения этой задачи могут применяться следующие методы. 1. Метод наихудшего случая. Вычисляются выходные параметры путем моделирования схемы (переходного процесса) при неблагоприятных сочетаниях значений внутренних xi и внешних qi параметров. Максимальное от- 298 клонение каждого параметра регламентируется интервалом 3 . Расчет проводится в два этапа: a) рассчитываются коэффициенты чувствительности Aij каждого выходного параметра Yi от каждого внутреннего параметра x j . В предположении о малости x j , что позволяет считать зависимости линейными, определяются отклонения выходного параметра yi n max Aij x j j 1 max ; б) далее находятся yi max yi yi max , 0 yi yi yi min 0 min для всех y i , т.е. i ( 1,2,...,m ) и сравниваются с нормами технического задания. Достоинство этого метода состоит в простоте и малом объеме необходимой исходной информации, а недостаток заключается в неоправданно жестких требованиях к внутренним параметрам, так как практическая вероятность наихудшего случая близка к нулю. По этой причине находят применение вероятностные методы, из которых назовем лишь 2. Метод статистических испытаний (метод Монте-Карло). Этот метод может применяться при любых законах распределения xi . Расчеты выполняются в следующем порядке: а) многократно решают уравнения схемы, придавая xi каждый раз случайные значения из наборов, подчиняющихся закону распределения данного параметра; б) после каждого «испытания» результаты его обрабатываются и запоминаются; в) если номер испытания меньше заданного числа испытаний (100...200), то переходят к следующему испытанию; 299 г) обрабатывают результаты испытаний, т. е. получают гистограмму распределения каждого выходного параметра. Оптимизация схемы Заключительная процедура этапа схемотехнического проектирования оптимизация схемы. Оптимизация - это нахождение ответа на вопрос, как надо изменить параметры компонентов для наилучшего удовлетворения требований задания. Для решения задачи оптимизации необходимо рассмотреть два аспекта: 1) сформулировать критерий оптимальности; 2) выбрать метод и алгоритм решения задачи по этому критерию. Математически критерий оптимальности задают целевой функцией F, которая зависит от совокупности так называемых управляемых параметров и дает количественную оценку степени достижения поставленной цели. Управляемыми параметрами в схеме могут быть, например, сопротивления R и емкости C, если транзисторы и диоды уже выбраны. Совокупность (вектор) управляемых параметров имеет вид W R1 , R2 ,...,Rn ,C1 ,...,Cm . Пусть S j - количественная оценка степени выполнения j-го условия работоспособности. Это может быть, например, нормированное к трехсигмовому интервалу 3 отклонение номинала выходного параметра от требований технического задания (ТТ) Sj TT j y jнно ( 3 )j . Каждый показатель S j зависит от вектора управляемых параметров W , т.е. всегда имеем S j ( W ) . Часто используют понятие запаса по j-му параметру Zj TT j y jнно ( 3 j ) 1. 300 Значения показателей S j по разному зависит от вектора W . Поэтому в качестве целевой функции выбирают минимальную из величин S j и ищут та кое значение W , чтобы обеспечить максимальное значение min S j ( W ) , т.е. функция цели может быть представлена в виде: F ( W * ) max min S j ( W ) . Sj S1 Такой критерий оптимизации называется максиминным. Принцип оптимизации S2 по такому критерию иллюстрируется рис.3.37. S3 Иногда может использоваться критерий другого вида. Например, если W требуется максимально приблизиться к аппроксимируемой частотной характеристике в полосе частот 1 ... 2 , то це- W min Sj Рисунок 3.37 – Оптимизация целевой функции по максиминному критерию левая функция может быть вида 2 F [ A( ) ATT ( )] 2 d . 1 Существует множество методов поиска экстремумов целевой функции. Поскольку у одной функции может быть несколько экстремумов, то чаще всего ищут локальный экстремум и говорят о задаче условной оптимизации. Для иллюстрации рассмотрим поиск экстремума методом градиента, когда управляемых ( R1 , R2 ). параметров всего два В этом случае пространство управляемых параметров W ( R1 , R2 ) пред- R2 Исходная точка 1 2 3 4 5 6 ставляет собой поверхность (при n > 2 гиперповерхность) и ее можно представить графически (рис.3.38). Построим линии равного уровня R1 Рисунок 3.38 – Стратегия поиска локального экстремума целевой функции 301 F ( W ) const . Точка экстремума отвечает условию F F 0. R1 R2 В -окрестности экстремума F F ( W ) F ( W * ) имеет одинаковый знак при любом W . По методу градиента шаги поиска осуществляются в направлении наибольшего возрастания целевой функции - в направлении вектора градиента. Градиент функции есть вектор F F grad F ( W ) , ,... , R1 R2 где F - проекция вектора градиента на i-ю координатную ось. Для повышеRi ния точности и скорости нахождения экстремума (чтобы не было рыскания относительно экстремума) применяется стратегия поиска с переменным ша гом: с шагом h, пока F( W k 1) F( W k) ; с шагом h 2 при F( W k 1) F( W k) - и т.д., пока h не станет меньше hmin( ) ). 3.4.3 Топологическое проектирование После разработки полной принципиальной схемы БИС, когда данные о схеме сформулированы в виде файла с информацией о компонентах схемы и связях между ними, возникает задача определения формы, размера, структуры отдельных функциональных блоков, а также задача их расположения и трассировки проводников, соединяющих компоненты и блоки. Эта задача должна решаться с учетом многочисленных ограничений на ширину проводников, расстояние между ними и т.д. Таким образом, при топологическом проектировании решаются задачи: 1) определения геометрии компонентов; 2) разделение логических схем на функциональные блоки; 302 3) размещение функциональных блоков на кристалле БИС; 4) трассировка межсоединений. Что касается первых двух задач, то геометрию элементов можно считать заданной (она определяется типовым технологическим процессом), а разделение схемы на функциональные блоки можно провести вручную (хотя имеются и машинные методы разделения). В САПР находят применение следующие критерии размещения: 1) суммарная длина всех соединений; 2) число пересечений проводников; 3) число переходов между слоями проводников; 4) равномерность температуры по поверхности кристалла. Обычно за основной критерий принимается суммарная длина соединений, так как он косвенно учитывает и остальные критерии. Для выполнения задачи размещения используются, как правило, итерационные методы, основанные на использовании некоторого исходного размещения блоков (полученного, например, вручную) и дальнейшей направленной перестановкой блоков с целью уменьшения общей длины связей. Рассмотрим для примера некоторые алгоритмы размещения. Метод парных перестановок Этот алгоритм работает циклически. В течение одного цикла: а) выбирается произвольное размещение. Вычисляется суммарная длина всех связей: если имеется N установочных мест на кристалле БИС, то общая длина всех связей L 1 N 1 N N L cik d ik , i 2 2 i 1 i 1 k 1 где: 1/2 - учитывает, что одна и та же связь будет для i-го и k-го элемента (связь между ними); cik - число связей между i-ым и k-ым элементами (блоками); d ik - расстояние между ними. Расстояние между i-ым и k-ым установочными местами 303 d ik ( xi xk )2 ( yi yk )2 или, если проводники кладутся параллельно осям x и y: d ik xi xk yi yk . б) при перестановке местами i-го k-го блоков общая длина связей изменяется. Далее вычисляют матрицу приращений длины для всех попарных перестановок; в) из множества перестановок, дающих отрицательные L , выбирают одну с максимальным L и фиксируют ее; г) вычисления прекращаются, если перестановки не дают дальнейшего изменения суммарной длины L. Метод последовательной оптимизации Исходные данные: расстояния между отдельными установочными местами, заданные матрицей расстояний D d ik , а также информация о связях между элементами, заданная матрицей связей C cik ( cik - число связей между элементами i и k). Далее выполняются следующие шаги: а) предположив, что элемент (блок) i ставится в позицию i, вычисляется произведение матриц D и C, отражающее суммарную длину связей (размерность матриц одинаковая): A C D aik , N aik cik d kj ; k 1 б) затем из всех элементов матрицы А выделяется минимальный, который стоит на пересечении i-й строки (номер элемента) и j-го столбца (номер позиции) и i-ый элемент фиксируется в j-ой позиции; 304 в) в матрице А вычеркивается i-ая строка и j-ый столбец; получается матрица меньших размеров, где снова выбирается минимальный элемент и т.д.; г) вычисления продолжаются, пока размеры матрицы не станут нулевыми. Задачу трассировки обычно делят на два этапа: 1) операции по определению общей структуры межсоединений (кана- лов) без детализации маршрута каждого проводника и их пересечений «глобальная трассировка», «приближенная трассировка»; 2) операции по определению детальной структуры межсоединений в соответствии с правилами проектирования. Исходными данными при выполнении трассировки служат принципиальная схема БИС и результаты, полученные в процессе размещения блоков на поверхности кристалла. Если площадь кристалла занята стандартными блоками прямоугольной формы (БИС типа вентильной матрицы), то в качестве каналов рассматриваются области между рядами таких блоков. Существуют самые разнообразные методы трассировки, из которых мы рассмотрим лишь один из числа наиболее распространенных - алгоритм Ли (волновой алгоритм). Для реализации алгоритма Ли поверхность кристалла представляется в виде дискретного рабочего поля (ДРП) (рис.3.39), на котором заданы контактные площадки в виде квадратов h h сетки ДРП. Интуитивно алгоритм можно представить в виде процесса распространения волн от бросаемых в воду камешков. Множество ячеек ДРП состоит из: свободных ячеек; запрещенных ячеек; занятых волной ячеек. Алгоритм реализуется в следующей последовательности: а) из ячейки А начинают распространять волну. Для этого всем 3 2 1 2 3 4 5 6 7 8 2 1 А 1 2 3 4 5 6 7 3 2 1 2 3 4 5 6 7 8 4 3 4 7 8 9 5 4 5 6 7 10 9 8 9 10 6 5 6 7 8 11 10 9 10 11 7 6 7 8 9 12 11 10 11 12 8 7 8 9 10 В 12 9 8 9 10 11 10 9 10 11 12 13 13 13 Рисунок 3.39 – Волновой алгоритм трассировки 305 узлам, прилежащим к исходной ячейке А, присваивают метку 1 (кроме запрещенных ячеек и уже занятых волной); б) процесс распространения волны продолжается до тех пор, пока не будет идентифицирована целевая ячейка В, или до тех пор, пока не исчезнут ячейки, которым можно присваивать метки. В первом случае считают, что маршрут существует, во втором - не существует; в) выбирается трасса минимальной длины, при этом движутся от ячейки В, находя координаты элементов предыдущих фронтов вплоть до ячейки А. 306 ЗАКЛЮЧЕНИЕ Основу описанных в настоящем пособии схемотехнических методов и решений составляют кремниевые полупроводниковые приборы, размещаемые на едином кристалле интегральной схемы все с большей степенью интеграции. Согласно эмпирическому закону, сформулированному Гордоном Муром в 1965 году, в процессе развития компьютеров плотность размещения транзисторов на кристалле должна ежегодно удваиваться. Со временем практика микроэлектронных устройств внесла в закон небольшую поправку: сегодня считается, что удвоение числа транзисторов на кристалле происходит каждые 18 месяцев. Однако следовать «закону Мура» с каждым годом становится все труднее, поэтому уже неоднократно предсказывался его близкий конец. Признается как очевидное, что прогресс полупроводниковой технологии не может продолжаться вечно, рано или поздно мы наткнемся на предел, обусловленный как законами природы, так и экономическими реалиями. В настоящее время много говорят о том, что традиционные полупроводниковые компьютеры скоро себя исчерпают. Ожидается, что уже в обозримом будущем их вытеснят более мощные молекулярные, квантовые, биологические и другие весьма экзотические вычислительные устройства. В то же время человеческий гений и изобретательность находят все новые оригинальные выходы из технологических и производственных «тупиков», встающих на пути совершенствования микросхемотехники. В этой связи представляет интерес рассмотрение некоторых новых подходов к осуществлению логических функций и оценка вероятных пределов совершенствования полупроводниковой схемотехники, в том числе и на иных физических принципах. Растущий интерес к альтернативным полупроводникам имеет и другую, более основательную причину. Дело в том, что привычный кремний в скором времени рискует попросту не справиться с темпами эволюции полупроводниковой промышленности и по ряду причин физического свойства перестанет устраивать разработчиков новых кристаллов. Множество разнообразных и даже экзотических потенциальных замен кремниевым 307 полупроводникам – от графена и кремниевых нанотрубок до квантовых и ДНК-структур находятся в настоящее время в разработке, однако о сроках и причинах грядущей смерти кремния как основы современной полупроводниковой промышленности сообщается достаточно мало. В этой связи полезно проследить основные этапы эволюции элементной базы ЭВМ, начиная с первого их поколения. Родившись в качестве подраздела электротехники, электроника быстро пережила «ламповый» период развития и уже в 1948 году был изобретён транзистор – компактное полупроводниковое устройство, способное усиливать ток и генерировать электрические колебания. За считанные годы после изобретения транзистор стал основным компонентом микросхем и процессоров. И если первое полностью полупроводниковое устройство, радиоприёмник Regency TR-1 образца 1954 года, было выполнено всего лишь на четырёх транзисторах, то представленный в 1960 году первый в мире портативный полупроводниковый телевизор Sony TV8-301 содержал 23 транзистора, а первый в мире процессор Intel 4004, выпущенный в 1971 году, состоял из 2300 транзисторов. Дальнейшие темпы развития микроэлектроники можно отследить по характеристикам процессоров Intel: 1974 год - Intel 8080 (4500 транзисторов); 1978 год –Intel 8086 (29 тыс. транзисторов); 1982 год –Intel 286 (134 тыс. транзисторов); 1985 год –Intel 386 (275 тыс. транзисторов); 1989 год – Intel 486 МГц процессор, передвинувший планку сразу до отметки 1,2 миллиона транзисторов. В первом процессоре Pentium (1993 год) количество транзисторов превысило 3 миллиона. Миллиардный рубеж был преодолён в 2006 году – 2-ядерный процессор Intel Itanium 2 семейства 9000, выполненный по 90-нм техпроцессу, содержит более 1,7 млрд. транзисторов. Сегодня количество транзисторов в составе процессоров и графических чипов превышает миллиард даже в обычных персональных компьютерах, каждый из миллиардов транзисторов которых обходится в десятки-сотни нанодолларов, а совсем скоро речь пойдёт о пикодолларах за один транзистор. Темпы повышения быстродействия и снижения удельной стоимости 308 компьютеров таковы, что если бы авиапутешествия дешевели и становились быстрее с теми же темпами, то авиарейс между Парижем и Нью-Йорком, обходившийся в 1978 году в 900 долларов и занимавший порядка семи часов, обходился бы сегодня примерно в цент и длился бы не более секунды! Что касается быстродействия полупроводниковых микросхем, то уже сегодня ученым компании IBM удалось разработать технологию изготовления графеновых транзисторов, которые по своим характеристикам намного превосходят кремниевые транзисторы. Опытные образцы таких транзисторов изготовлены из графена - углеродной пленки, толщиной всего в один атом. Такие транзисторы могут переключаться со скоростью 100 миллиардов раз в секунду, т.е. работать на тактовой частоте 100 ГГц, что в десять раз превосходит подобную характеристику лучших экземпляров кремниевых транзисторов. Идет также речь о планах выпуска транзистора, работающего на терагерцовых частотах. Начало полномасштабного производства терагерцовых транзисторов ожидается на заводах Intel во второй половине текущего десятилетия. Современные полупроводниковые технологии уже преодолели размерный топологический рубеж в 20 нм. Чтобы оценить размеры современных транзисторных структур, достаточно сказать, что на 10000 острие иголки диаметром 1,5 миллиона нанометров их может разместиться более 50 тысяч! Для сравнения диаметр человеческого волоса Нанометры примерно Микроэлектроника БИС 1000 Субмикроэлектроника СБИС 100 примерно Наноэлектроника Ультра БИС равен 90000 нм. Таким образом, полупроводниковые микросхемы прошли этапы микроэлектроники (БИС, 10 1970 1980 1990 2000 Годы 2010 2020 Размерные показатели интегральных схем 309 топологические нормы микрометры), субмикроэлектроники (СБИС, 1 – 0,1 мкм) и ныне развиваются в области наноэлектроники (от 100 до 10 нм) (см. рисунок). Стоит подчеркнуть, что такое определение как «22-нанометровый технологический процесс» говорит о размерах затвора транзистора. То есть, при 22-нм технологических нормах размер затвора транзистора составляет эти самые 22 нанометра, а расстояние между транзисторами составляет примерно 77,5 нм. Если ширина затвора 22 нм пока что ещё хоть как-то звучит в качестве физической длины, то ширина зазора диэлектрика из диоксида кремния, располагаемого между кремниевой подложкой и затвором, уже на этапе разработки 45-нм техпроцесса составила всего 1,2 нанометра. Если вспомнить, что диаметр атома кремния составляет всего лишь 0,24 нм, то получается, что толщина отдельных элементов современного транзистора сравнима с диаметрами несколькими атомов! Объемы производства микроэлектронных приборов непрерывно возрастают. Подсчитано, что суммарное количество транзисторов, произведённых в 2003 году, превысило астрономическое число, описываемое десяткой с 19 нулями - 10000000000000000000. Несметные количества обычно принято сравнивать с чем-либо соразмерным, так это число в 100 раз превышает количество всех муравьёв на нашей планете! Таким образом, суммируя сказанное, отметим, что развитие полупроводниковой элементной базы ЭВМ - это движение к пределу, обусловленному действием фундаментальных законов физики, однако до настоящего времени ресурсы развития еще не выбраны, что позволяет прогнозировать доминирующее положение полупроводников в компьютерной технике еще минимум на два – три десятилетия. ВЫВОДЫ Подводя итоги изучения материала учебного пособия, отметим, что основу всех устройств вычислительной техники составляют электронные циф310 ровые схемы, которые строятся на логических элементах и образуют функциональные узлы. Знание физических принципов работы цифровых схем и умение конструировать сложные системы на основе логических элементов с учетом особенностей их совместной работы объединяется понятием СХЕМОТЕХНИКА ЭВМ. Элементная база ЭВМ в своем развитии прошла несколько этапов, обусловивших поколения ЭВМ от ламповых до суперЭВМ на сверхбольших интегральных схемах. Для создания элементов ЭВМ используется интегральная технология биполярных и униполярных транзисторных структур, позволяющая получить на одном кристалле кремния миллионы компонентов. Логический элемент (или вентиль) - это наименьшая часть цифрового устройства, выполняющая элементарную логическую операцию. С помощью элементарных операций можно реализовать любую сколь угодно сложную вычислительную или логическую процедуру. Простейшими логическими операциями являются дизъюнкция (операция И), конъюнкция (операция ИЛИ) и отрицание (операция НЕ). Довольно широко используется также операция сложения по модулю 2 (операция ИСКЛЮЧАЮЩЕЕ ИЛИ). Свойства элементов описываются зависимостями между входными и выходными переменными (характеристиками), а также численными значениями отдельных переменных (параметрами). В потенциальных системах элементов переменными служат два уровня напряжения, которым приписываются значения логических 0 и 1. Наибольшее распространение получили системы элементов ТТЛ, ЭСЛ, КМОП, из которых последняя составляет ныне основу БИС и СБИС. Элементы применяются для построения комбинационных узлов, решающих задачу непосредственного преобразования набора входных переменных в набор выходных функций. Для синтеза комбинационной схемы на основании таблицы истинности составляется логическое выражение в форме, например, СДНФ, которое далее упрощается. Упрощение заключается в ми- 311 нимизации исходной СДНФ формальными методами, в частности методом карт Карно. Типовыми комбинационными узлами цифровых устройств являются мультиплексоры, дешифраторы и др. Мультиплексор способен выбирать и передавать на свой выход сигнал с одного из многих входов, он применяется для реализации логических функций, хранения неизменяемой информации, преобразования кодов. Демультиплексор и дешифратор в зависимости от заданного адреса возбуждают один из своих выходов. Шифратор преобразует номер своего возбужденного входа в двоичное число, например при вводе информации с клавиатуры. Разновидностями комбинационных узлов являются преобразователи кодов и устройства контроля информации. Большинство арифметических узлов строятся также по комбинационному принципу с использованием сумматора в качестве базовой ячейки. Вычитание выполняют как сложение чисел в специальных кодах, умножение и деление часто сводят к операции многократного суммирования. С целью уменьшения времени образования результата в сумматорах применяются различные способы ускоренного переноса Быстрое умножение пары операндов обеспечивают матричные умножители. Триггер как элементарная ячейка памяти служит для построения последовательностных схем, выходные состояния которых зависят не только от комбинации входных переменных, но и от текущего внутреннего состояния самой схемы. Триггер имеет два выхода с противоположными логическими состояниями и хранит один бит информации. По выполняемым функциям различают RS, D, T, и JK триггеры. Синхронные триггеры изменяют свое состояние с приходом синхросигнала, они могут управляться уровнем или фронтом синхросигнала. Соединяя триггеры друг с другом, можно получить различные регистры, счетчики импульсов и запоминающие устройства. Регистры, представляющие собой упорядоченную совокупность триггеров, служат для приема, хранения и выдачи информации. Регистры сдвига, кроме того, способны 312 смещать свое содержимое в разрядной сетке по тактам, задаваемым синхросигналом. Направлением сдвига можно управлять с помощью дополнительной логики реверса. Регистры сдвига используются для прямого и обратного преобразования последовательного кода в параллельный, построения специальных счетчиков и распределителей импульсов. Счетчики импульсов собираются из счетных триггеров, в качестве которых применяются обычно триггеры типов D и JK. Счетчики могут быть асинхронными и синхронными, суммирующими, вычитающими и реверсивными. Асинхронные счетчики имеют простую структуру, но работают медленнее, чем синхронные, так как перенос в них распространяется от разряда к разряду последовательно. В синхронных счетчиках все разряды переключаются одновременно. Модуль счетчика показывает, через какое число различных состояний проходит счетчик в процессе одного полного цикла счета. В обычных двоичных счетчиках модуль счета равен целой степени двойки, в двоично-десятичных - десяти. Для получения произвольного модуля счета с помощью логических схем исключают лишние состояния, можно также построить счетчик с переменным модулем. Счетчики применяются в ЭВМ для подсчета или упорядочивания некоторых событий, а также в качестве делителей частоты. Любая ЭВМ имеет память, которая разделяется на сверхоперативную, оперативную, постоянную и внешнюю. Сверхоперативная память (и ее разновидность – кэш память) выполняется на регистрах, обладает быстродействием логических элементов, имеет малую емкость и обслуживает процессор ЭВМ. Оперативная память служит основной памятью ЭВМ, имеет меньшее быстродействие, но большую емкость. Оперативную память строят на интегральных микросхемах ЗУ путем их объединения в модули памяти. Элементы памяти оперативных ЗУ могут быть статическими и динамическими, вторые требуют периодической регенерации информации, которая хранится в виде заряда емкостей. Оперативные ЗУ организуются таким образом, что каждая ячейка памяти, в которую записывается или из которой считыва313 ется информация, имеет адрес. Доступ к информации по нужному адресу может быть произвольным, последовательным и ассоциативным (по признаку самой информации). Постоянные ЗУ (ПЗУ) служат для хранения неизменяемой информации и по способу ее записи делятся на масочные, программируемые (ППЗУ) и репрограммируемые (РПЗУ). Последние в качестве элемента памяти используют полевой транзистор с «плавающим» затвором и допускают многократное стирание и запись информации на специальном оборудовании. ПЗУ энергонезависимы и сохраняют информацию при отключении питания. Их можно рассматривать как устройства, реализующие аппаратным способом СДНФ, и в этом качестве использовать для реализации логических и арифметических операций, построения цифровых автоматов. Перспективными ПЗУ являются микросхемы, допускающие электрическое стирание информации, в том числе широко применяемые микросхемы флэш-памяти с последовательной структурой как альтернатива дисковым накопителям. Значительный класс современных цифровых устройств составляют узлы с программируемой структурой, среди которых функциональной гибкостью выделяются программируемые пользователем вентильные матрицы FPGA. По-прежнему широко применяются усовершенствованные микросхемы программируемой логики БМК, ПЛМ и др. Большого внимания в процессе проектирования цифровых устройств требуют вопросы согласования работы отдельных их частей и обеспечения надежности. Неискаженная передача сигналов требует согласования линии связи по входу/выходу, фильтрация цепей питания обеспечивает снижение уровня помех. Эффективным методом устранения несогласованности задержек и фазовых искажений при передаче сигналов по цепочкам элементов (состязаний) является синхронизация. Задачи жесткой синхронизации решаются тактовыми генераторами с цепями размножения их импульсов, задачи адаптивной синхронизации – системами автоподстройки задержки и фазовой синхронизации. 314 Проектирование микроэлектронных устройств современных ЭВМ немыслимо без применения ЭВМ ввиду невозможности их адекватного физического макетирования. Автоматизация проектирования охватывает основные этапы, в частности функционально-логический, схемотехнический и топологический. Для автоматического проектирования и верификации схем используются математические модели элементов, формализованные методы анализа и оптимизации. Применение полузаказных программируемых микросхем в сочетании с моделирующими программами для ЭВМ позволяют резко сократить затраты времени и средств на проектирование. Перспективы развития схемотехники ЭВМ связывают с использованием новых физических принципов построения логических вентилей. Полупроводниковая схемотехника также не исчерпала своих возможностей. Оценки абсолютных пределов размеров элементов, их быстродействия и плотности упаковки выявляют определенные ресурсы их совершенствования в направлении пределов, обусловленных действием фундаментальных законов физики. 315 РЕКОМЕНДУЕМАЯ ЛИТЕРАТУРА 1. Лехин С.Н. Схемотехника ЭВМ. - СПб.: БХВ-Петербург, 2010. 2. Горелик В. Ю., Ермаков А. Е., Ермакова О. П. Схемотехника ЭВМ. – М.: Маршрут, 2007. 3. Бойт Клаус. Цифровая электроника. – М.: Техносфера, 2007. 4. Чулков В.А. Схемотехника ЭВМ. Учебник в 6 ч. – Пенза, Изд-во Пенз. гос. технол. академии, 2010. 5. Титце У., Шенк К. Полупроводниковая схемотехника. 12-е изд. Учебник-справочник-энциклопедия. Пер. с нем. – М.: ДМК Пресс, 2008. – 832 с. 6. Амосов В.В. Схемотехника и средства проектирования цифровых устройств. - СПб.: БХВ-Петербург, 2007. - 542 с. 7. Гаврилов С.А. Искусство схемотехники. Просто о сложном. - СПб.: Наука и Техника, 2011. - 352 с. 8. Китаев Ю.В. Основы цифровой техники. Учебное пособие. - СПб: СПбГУ ИТМО, 2007, 87 с. 9. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХП – Петербург, 2005. 10. Барнс Дж. Электронное конструирование: Методы борьбы с помехами. – М.: Мир, 1990. 11. Ефимов, И. Е. Основы микроэлектроники: учебник [Электронный ресурс] / И. Е. Ефимов, И. Я. Козырь. – 3-е изд. стер.– СПб. : Лань, 2008. – 384с. - Режим доступа: http://e.lanbook.com/books/element.php?pl1_cid=25&pl1_id=709. – загл. с экрана. 12. Осокин А.Н., Мальчуков А.Н. Схемотехника ЭВМ. Учебное пособие [Электронный ресурс]. – Томск. – ТУСУР. – 2011. – Режим доступа: http://metod.vt.tpu.ru/edu/df/schem/schem.pdf. – загл. с экрана. 13. Слайд-лекции по электронике 2012 г.: 6.002x (Circuits and Electronics) [Электронный ресурс]. – Режим доступа: https://6002x.mitx.mit.edu/. – загл. с экрана. 14. Introductory Digital Electronics [Электронный ресурс]. – Режим доступа: http://www.ied.edu.hk/has/phys/de/ – загл. с экрана. 15. Справочный материал по цифровой электронике [Электронный ресурс]. – Режим доступа: http://hyperphysics.phy-astr.gsu.edu/hbase/electronic/ – загл. с экрана. 16. Видеолекции по цифровой электронике. Camtasia Videos for Digital Electronics [Электронный ресурс]. – Режим доступа: 316 http://cws.gtc.edu/programs/objects/Digital_Electronics.htm – загл. с экрана. 17. Видеолекции Digital Integrated Circuits (IITMadras) [Электронный ресурс]. – Режим доступа: http://freevideolectures.com/Course/2338/DigitalIntegrated-Circuits-IITMadras. – загл. с экрана. 317